公开(公告)号：CN112447584B

公开(公告)日：2024-10-18

申请号：CN201910817548.8

申请日：2019-08-30

申请人： 长鑫存储技术有限公司

发明人： 刘志拯

IPC分类号： H01L21/764 ,  H01L21/28 ,  H10B12/00 ,  H01L29/423

摘要： 本公开提供了一种半导体结构及其制备方法、存储装置，属于半导体技术领域。该半导体结构包半导体层、第一栅极结构、第二栅极结构、第三栅极结构和隔离结构，其中，半导体层形成有隔离沟槽和多个具有一长轴方向的有源区；第一栅极结构至少部分设于沿长轴方向的两个有源区之间的隔离沟槽中；第二栅极结构设于有源区内；第三栅极结构设于隔离沟槽中，且连接第一栅极结构和第二栅极结构；隔离结构覆盖第一栅极结构和第三栅极结构以外的隔离沟槽，且隔离结构设置有气隙层；其中，任一有源区在衬底基板上的正投影，被与该有源区相邻的气隙层、第一栅极结构和第三栅极结构共同在衬底基板上的正投影包围。该半导体结构能够降低行锤效应。

公开(公告)号：CN118629945A

公开(公告)日：2024-09-10

申请号：CN202410191936.0

申请日：2023-07-18

申请人： 南亚科技股份有限公司

发明人： 黄则尧

IPC分类号： H01L21/764 ,  H01L21/762 ,  H01L21/768 ,  H01L23/528 ,  H01L23/522

摘要： 本申请公开一种半导体元件的制备方法。该制备方法包括：提供一基底；在该基底上形成多个导电层，并在该多个导电层上形成多个硬遮罩层；在该多个导电层之间及该多个硬遮罩层之间形成一填充层，并在该填充层中形成一气隙；以及在该多个硬遮罩层及该填充层上形成一介电层。该填充层包括碳氮化硼。

公开(公告)号：CN118591184A

公开(公告)日：2024-09-03

申请号：CN202310182672.8

申请日：2023-03-01

申请人： 华邦电子股份有限公司

发明人： 邱永汉 ,  蔡文杰 ,  李书铭

IPC分类号： H10B41/35 ,  H01L21/764

摘要： 本发明提供了一种快闪存储器及其形成方法，其中快闪存储器包含排列于衬底之上的多个栅极堆叠、间隔结构、设置于间隔结构之上的介电结构、以及被介电结构与间隔结构密封的气隙。间隔结构包含覆盖栅极堆叠的下部的侧壁的多个薄间隔物、以及覆盖栅极堆叠的上部的侧壁的多个厚间隔物。厚间隔物分别位于薄间隔物之上且比薄间隔物厚。气隙包含介于薄间隔物之间的主体部、以及介于厚间隔物之间的头部。主体部比头部宽。

公开(公告)号：CN118231334B

公开(公告)日：2024-08-06

申请号：CN202410650205.8

申请日：2024-05-24

申请人： 杭州积海半导体有限公司

发明人： 王鹏鹏 ,  孔凡友 ,  祝强韬 ,  汪涛 ,  张宏光

IPC分类号： H01L21/764 ,  H01L27/12 ,  H01L21/77

摘要： 本发明提供了一种SON器件及其制造方法，包括：提供半导体衬底；在所述半导体衬底中形成沟槽，所述沟槽具有第一侧壁和第二侧壁；形成介质层，所述介质层覆盖所述沟槽表面并延伸覆盖所述半导体衬底表面，所述介质层包括层叠的第一介质层和第二介质层；在所述沟槽中填充可分解材料层；回刻蚀所述可分解材料层，以去除部分所述可分解材料层并去除覆盖所述第一侧壁的部分所述介质层，暴露出部分所述第一侧壁；通过外延生长工艺自暴露出的所述第一侧壁形成填满所述沟槽的外延层；通过湿法腐蚀工艺去除所述第二介质层，并在所述沟槽的所述第二侧壁侧形成间隙；通过蒸发工艺沿着所述间隙去除剩余的所述可分解材料层，以形成空洞结构。简化了制造工艺。

公开(公告)号：CN110137157B

公开(公告)日：2024-06-11

申请号：CN201910476812.6

申请日：2019-06-03

申请人： 盛合晶微半导体(江阴)有限公司

发明人： 陈彦亨 ,  林正忠

IPC分类号： H01L23/66 ,  H01L23/538 ,  H01L21/764 ,  H01L21/768 ,  H01Q1/22

摘要： 本发明提供一种半导体封装结构及其制备方法，半导体封装结构包括：重新布线层；芯片，倒装键合于重新布线层的下表面；电连接结构，位于重新布线层的上表面；塑封层，位于重新布线层的上表面，且将电连接结构塑封；第一天线层，位于塑封层的上表面；框架结构，位于塑封层的上表面，且位于第一天线层的外围；盖板，位于框架结构的顶部；第二天线层，位于盖板的下表面；焊球凸块，位于重新布线层的下表面。本发明的半导体封装结构可以有效减小封装结构的体积，提高器件的集成度；且本发明的半导体封装结构中传输讯号路径较短，可以得到更好的电性及天线性能。

公开(公告)号：CN118099080A

公开(公告)日：2024-05-28

申请号：CN202410183942.1

申请日：2018-02-13

申请人： 朗姆研究公司

发明人： 帕特里克·A·范克利蒙布特 ,  萨沙撒耶·瓦拉达拉简 ,  巴特·J·范施拉芬迪克

IPC分类号： H01L21/764 ,  H01L21/3065

摘要： 本发明涉及创建气隙的方法。氧化锡膜用于在半导体衬底处理期间产生气隙。可以使用在含H2工艺气体中形成的等离子体来选择性地蚀刻设置在诸如SiO2和SiN之类的暴露的其他材料层之间的氧化锡膜。蚀刻在周围材料之间产生凹陷特征来代替氧化锡。诸如SiO2之类的第三材料沉积在所得到的凹陷特征上而不完全填充凹陷特征，从而形成气隙。在一些实施方式中，在SiO2、SiC、SiN、SiOC、SiNO、SiCNO或SiCN的存在下选择性地蚀刻氧化锡的方法包括使衬底与在包含至少约50％H2的工艺气体中形成的等离子体接触。氧化锡的蚀刻可以在衬底上不使用外部偏置的情况下进行，并且优选在低于约100℃的温度下进行。

公开(公告)号：CN117976612A

公开(公告)日：2024-05-03

申请号：CN202410133922.3

申请日：2024-01-31

申请人： 深圳未来时帧半导体有限公司

发明人： 祝文闻 ,  刘慧博 ,  宁涛华

IPC分类号： H01L21/764 ,  H01L21/50 ,  H01L21/60 ,  H01L21/762

摘要： 本发明通过Monolithic单芯片技术路线以及MCM多芯片技术路线都可以形成一种有效的基于空气沟道的缓冲结构，从而降低封装填充材料带来的压力变化影响，其中Monolithic单芯片技术路线采用传统半导体工艺技术，在电压基准芯片/单元结构的衬底芯片上制造出全包围的空气沟道缓冲结构，而MCM多芯片技术路线则在硅基substrate基板上采用半导体工艺技术形成空气沟道缓冲结构和基板上互联需要的金属，把电压基准的小芯片采用先进封装/键合的技术与其他功能芯片实现多芯片模块。本发明通过两种技术方式都可以形成一种有效的基于空气沟道的缓冲结构，从而降低封装填充材料带来的压力变化影响。

公开(公告)号：CN117810169A

公开(公告)日：2024-04-02

申请号：CN202311797477.2

申请日：2023-12-25

申请人： 天水天光半导体有限责任公司

发明人： 李文娟 ,  张婵娟 ,  刘婉娜 ,  苏爱连 ,  马玉霞 ,  梁小龙

IPC分类号： H01L21/78 ,  H01L21/764 ,  H01L21/687

摘要： 本发明提供了一种芯片制备方法，涉及半导体加工的技术领域，背面电极的蒸镀是在整个晶圆未被切断以前完成，因此，晶圆能够通过晶圆夹具被放置在蒸镀腔的行星架上，进行正常的热蒸发镀膜或者电子束蒸发镀膜，而无需利用黏附胶，也就不会导致UV膜在蒸镀背面电极后不易从晶圆夹具上取下，且每次蒸镀背面电极后，黏附胶因高温失效需清洗重新涂敷的问题的产生了。

公开(公告)号：CN117612995A

公开(公告)日：2024-02-27

申请号：CN202311040262.6

申请日：2023-08-17

申请人： ASM ,  IP私人控股有限公司

发明人： S·龙 ,  H·金 ,  S·崔 ,  朴柱赫 ,  K·H·金

IPC分类号： H01L21/764 ,  C23C16/50 ,  C23C16/52 ,  C23C16/40 ,  C23C16/34 ,  C23C16/30 ,  H01L21/762

摘要： 公开了一种处理衬底的方法，该方法包括：向反应空间提供在其表面上形成有间隙的衬底，执行在衬底的间隙中沉积可流动膜的沉积步骤，同时向反应空间供应前体和反应物气体，对可流动膜执行等离子体处理步骤，使得与间隙的下部区域相比，间隙的上部区域中的可流动膜的流动性降低，以及重复沉积可流动膜的沉积步骤和对可流动膜的等离子体处理步骤，以在间隙内形成空气间隙。

公开(公告)号：CN110060972B

公开(公告)日：2024-02-23

申请号：CN201910196602.1

申请日：2013-09-27

申请人： 英特尔公司

发明人： C·H·华莱士 ,  P·A·尼许斯

IPC分类号： H01L23/498 ,  H01L23/522 ,  H01L23/528 ,  H01L23/532 ,  H01L21/48 ,  H01L21/764 ,  H01L21/768

摘要： 描述了用于后段(BEOL)互连的自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。所述第二结构的所述格栅的每条电介质线包括与所述第一电介质材料和所述第二电介质材料的所述交替的相异区域相异的第三电介质材料的连续区域。