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公开(公告)号：CN104025255A
公开(公告)日：2014-09-03
申请号：CN201180076081.8
申请日：2011-12-30
申请人： 英特尔公司
IPC分类号： H01L21/027 , G03F1/36
摘要： 本发明提供了用于确定将光刻掩模的定相区制造得多么厚或多么深的技术。一个示例性实施例提供了一种方法，其包括：提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集；针对一系列相位深度/厚度模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选掩模相位深度/厚度；以及产生在初始优选相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化掩模布局设计。可实施具有优化掩模布局设计的掩模来给出最佳图案化。
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公开(公告)号：CN107331618A
公开(公告)日：2017-11-07
申请号：CN201710357331.4
申请日：2013-06-20
申请人： 英特尔公司
IPC分类号： H01L21/336
摘要： 本发明描述了定向自组装(DSA)材料或二嵌段共聚物，其可能基于一次光刻操作来对最终限定垂直纳米线晶体管的沟道区和栅极电极的特征进行图案化。在实施例中，DSA材料被约束在使用常规光刻技术进行图案化的引导开口内。在实施例中，沟道区和栅极电极材料对准到DSA材料内的分离的区域的边缘。
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公开(公告)号：CN104025255B
公开(公告)日：2016-09-07
申请号：CN201180076081.8
申请日：2011-12-30
申请人： 英特尔公司
IPC分类号： H01L21/027 , G03F1/36
摘要： 提供了用于确定将光刻掩模的定相区制造得多么厚或多么深的技术。一个示例性实施例提供了一种方法，其包括：提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集；针对一系列相位深度/厚度模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选掩模相位深度/厚度；以及产生在初始优选相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化掩模布局设计。可实施具有优化掩模布局设计的掩模来给出最佳图案化。
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公开(公告)号：CN105493250A
公开(公告)日：2016-04-13
申请号：CN201380079168.X
申请日：2013-09-27
申请人： 英特尔公司
IPC分类号： H01L21/3205 , H01L21/28
CPC分类号： H01L21/76897 , H01L21/31144 , H01L21/76808 , H01L21/76811 , H01L21/76816 , H01L21/76825 , H01L23/5226 , H01L23/528 , H01L2924/0002 , H01L2924/00
摘要： 本发明描述了用于后段(BEOL)互连的减数法自对准过孔和插塞图案化。在实施例中，用于集成电路的互连结构包括设置在基板上方的互连结构的第一层。第一层包括第一方向上的交替的金属线和电介质线的第一格栅。电介质线的最高表面高于金属线的最高表面。互连结构还包括设置在互连结构的第一层上方的互连结构的第二层。第二层包括第二方向上的交替的金属线和电介质线的第二格栅，第二方向垂直于第一方向。电介质线的最低表面低于金属线的最低表面。第二格栅的电介质线与第一格栅的电介质线重叠并接触，但第二格栅的电介质线与第一格栅的电介质线不同。第一格栅的金属线与第二格栅的金属线间隔开。
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公开(公告)号：CN114512455A
公开(公告)日：2022-05-17
申请号：CN202111202911.9
申请日：2021-10-15
申请人： 英特尔公司
IPC分类号： H01L23/48 , H01L21/768 , H01L23/50 , H01L23/522
摘要： 公开了用于制造IC结构，例如，用于制造IC结构的金属化堆叠体部分以及相关半导体器件的方法。一种示例性制造方法包括通过使用帽盖和包裹式电介质间隔体将本打算以紧密间距包括在单个金属化层中的金属线划分成两个垂直堆叠的层(因此，称为术语“垂直金属划分”)。划分成两个这样的层的金属线可以在每个层中以更稀疏的间距布置，与之相比，如果它们包括在单个层中，相同尺寸的金属线不得不以更紧密的间距布置。增大金属线的间距可以有利地允许减小与金属化堆叠体相关联的寄生金属到金属电容。
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公开(公告)号：CN107331618B
公开(公告)日：2020-11-27
申请号：CN201710357331.4
申请日：2013-06-20
申请人： 英特尔公司
IPC分类号： H01L21/336
摘要： 本发明描述了定向自组装(DSA)材料或二嵌段共聚物，其可能基于一次光刻操作来对最终限定垂直纳米线晶体管的沟道区和栅极电极的特征进行图案化。在实施例中，DSA材料被约束在使用常规光刻技术进行图案化的引导开口内。在实施例中，沟道区和栅极电极材料对准到DSA材料内的分离的区域的边缘。
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公开(公告)号：CN105493249B
公开(公告)日：2019-06-14
申请号：CN201380079151.4
申请日：2013-09-27
申请人： 英特尔公司
IPC分类号： H01L21/3205 , H01L21/28
CPC分类号： H01L21/76883 , H01L21/76801 , H01L21/76802 , H01L21/76807 , H01L21/76816 , H01L21/76829 , H01L21/76897 , H01L23/5226 , H01L23/528 , H01L23/5329 , H01L2924/0002 , H01L2924/00
摘要： 描述了用于后段(BEOL)互连的先前层自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。
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公开(公告)号：CN105518837B
公开(公告)日：2019-04-16
申请号：CN201380079116.2
申请日：2013-09-27
申请人： 英特尔公司
IPC分类号： H01L21/3205 , H01L21/28
摘要： 描述了用于后段(BEOL)互连的自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。所述第二结构的所述格栅的每条电介质线包括与所述第一电介质材料和所述第二电介质材料的所述交替的相异区域相异的第三电介质材料的连续区域。
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公开(公告)号：CN115863343A
公开(公告)日：2023-03-28
申请号：CN202211265656.7
申请日：2022-08-23
申请人： 英特尔公司
IPC分类号： H01L27/088 , H01L23/528 , H01L21/8234 , H01L21/768
摘要： 本公开内容涉及集成电路结构及其制造方法。描述了具有导电沟槽接触部抽头的有源栅极上方接触部(COAG)结构。在示例中，集成电路结构包括在衬底上方的多个栅极结构，每个栅极结构包括其上的栅极绝缘层。多个导电沟槽接触部结构与多个栅极结构交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个包括穿过对应的沟槽绝缘层突出的导电抽头结构。层间电介质材料在沟槽绝缘层和栅极绝缘层上方。导电结构与多个导电沟槽接触部结构中的一个的导电抽头结构直接接触。
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