公开(公告)号：CN108701645A

公开(公告)日：2018-10-23

申请号：CN201680082948.3

申请日：2016-03-30

申请人： 英特尔公司

发明人： M·昌德霍克 ,  R·E·申克尔 ,  俞辉在 ,  K·L·林 ,  J·S·沙瓦拉 ,  S·A·博亚尔斯基 ,  S·苏里 ,  C·T·卡弗 ,  S·纳斯卡尔

IPC分类号： H01L21/768 ,  H01L21/027

CPC分类号： H01L21/76802 ,  H01L21/0337 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/7682 ,  H01L21/76843 ,  H01L21/76847 ,  H01L21/76865 ,  H01L21/76883 ,  H01L21/76885 ,  H01L21/76889 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/53209 ,  H01L23/53271

摘要： 在衬底上的第一绝缘层上的互连层中形成多个互连特征。通过互连特征中的至少一个形成第一绝缘层中的开口。在开口中沉积间隙填充层。

公开(公告)号：CN106030819A

公开(公告)日：2016-10-12

申请号：CN201580008960.5

申请日：2015-03-05

申请人： 英特尔公司

发明人： M·J·科布林斯基 ,  T·N·安徳留先科夫 ,  R·V·谢比亚姆 ,  俞辉在

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/60

摘要： 包括了设置在下级互连部件的顶表面上的选择性过孔接线柱的互连结构以及选择性地形成这种接线柱的制造技术。根据本文的实施例，可以独立于过孔开口中的配准误差而保持最小互连线间隔。在实施例中，选择性过孔接线柱具有小于接线柱被设置在内的过孔开口的底部横向尺寸的底部横向尺寸。导电的过孔接线柱的形成可以优先于由过孔开口所暴露的下互连部件的顶表面。随后沉积的电介质材料对过孔开口的延伸超过互连部件的其中没有形成导电的过孔接线柱的部分进行回填。上级互连部件着落在选择性过孔接线柱上以与下级特征进行电互连。

公开(公告)号：CN107731785B

公开(公告)日：2022-03-29

申请号：CN201710951501.1

申请日：2014-09-25

申请人： 英特尔公司

发明人： 俞辉在 ,  T·K·因杜库里 ,  R·V·谢比亚姆 ,  J·S·克拉克

IPC分类号： H01L23/532 ,  H01L21/768

摘要： 本发明描述了一种电介质层和形成所述电介质层的方法。在电介质层中限定了开口，并且在所述开口内沉积了导线，其中，所述导线包括被护套材料包围的芯材料，其中，所述护套材料呈现出第一电阻率ρ1，并且所述芯材料呈现出第二电阻率ρ2，并且ρ2小于ρ1。

公开(公告)号：CN107275309B

公开(公告)日：2021-02-09

申请号：CN201710356176.4

申请日：2011-12-20

申请人： 英特尔公司

发明人： S·金 ,  俞辉在 ,  S·科萨拉朱 ,  T·格拉斯曼

IPC分类号： H01L23/522 ,  H01L23/532 ,  H01L21/02 ,  H01L21/768

摘要： 本发明提供了适用作3D外形上方的电介质扩散屏障的保形密闭性电介质膜。在实施例中，电介质扩散屏障包括可通过原子层沉积ALD技术来沉积的诸如金属氧化物之类的电介质层，对于较薄的连续密闭性扩散屏障而言，通过原子层沉积ALD技术沉积的电介质层的保形度和密度大于通过PECVD工艺沉积的传统的基于二氧化硅的膜中可实现的保形度和密度。在其它实施例中，扩散屏障是例如双层的包括高k电介质层和低k或中等k电介质层的多层膜，以减小扩散屏障的介电常数。在其它实施例中，通过在保持较高的膜保形度和密度的同时调节硅酸盐的硅含量来将高k电介质层中的硅酸盐(例如金属硅酸盐)形成为减小扩散屏障的k值。

公开(公告)号：CN107275309A

公开(公告)日：2017-10-20

申请号：CN201710356176.4

申请日：2011-12-20

申请人： 英特尔公司

发明人： S·金 ,  俞辉在 ,  S·科萨拉朱 ,  T·格拉斯曼

IPC分类号： H01L23/522 ,  H01L23/532 ,  H01L21/02 ,  H01L21/768

摘要： 本发明提供了适用作3D外形上方的电介质扩散屏障的保形密闭性电介质膜。在实施例中，电介质扩散屏障包括可通过原子层沉积ALD技术来沉积的诸如金属氧化物之类的电介质层，对于较薄的连续密闭性扩散屏障而言，通过原子层沉积ALD技术沉积的电介质层的保形度和密度大于通过PECVD工艺沉积的传统的基于二氧化硅的膜中可实现的保形度和密度。在其它实施例中，扩散屏障是例如双层的包括高k电介质层和低k或中等k电介质层的多层膜，以减小扩散屏障的介电常数。在其它实施例中，通过在保持较高的膜保形度和密度的同时调节硅酸盐的硅含量来将高k电介质层中的硅酸盐(例如金属硅酸盐)形成为减小扩散屏障的k值。

公开(公告)号：CN106030819B

公开(公告)日：2019-09-06

申请号：CN201580008960.5

申请日：2015-03-05

申请人： 英特尔公司

发明人： M·J·科布林斯基 ,  T·N·安徳留先科夫 ,  R·V·谢比亚姆 ,  俞辉在

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/60

摘要： 包括了设置在下级互连部件的顶表面上的选择性过孔接线柱的互连结构以及选择性地形成这种接线柱的制造技术。根据本文的实施例，可以独立于过孔开口中的配准误差而保持最小互连线间隔。在实施例中，选择性过孔接线柱具有小于接线柱被设置在内的过孔开口的底部横向尺寸的底部横向尺寸。导电的过孔接线柱的形成可以优先于由过孔开口所暴露的下互连部件的顶表面。随后沉积的电介质材料对过孔开口的延伸超过互连部件的其中没有形成导电的过孔接线柱的部分进行回填。上级互连部件着落在选择性过孔接线柱上以与下级特征进行电互连。

公开(公告)号：CN105493250B

公开(公告)日：2018-12-18

申请号：CN201380079168.X

申请日：2013-09-27

申请人： 英特尔公司

发明人： R·L·布里斯托尔 ,  F·格瑟特莱恩 ,  R·E·申克尔 ,  P·A·尼许斯 ,  C·H·华莱士 ,  俞辉在

IPC分类号： H01L21/3205 ,  H01L21/28

摘要： 本发明描述了用于后段(BEOL)互连的减数法自对准过孔和插塞图案化。在实施例中，用于集成电路的互连结构包括设置在基板上方的互连结构的第一层。第一层包括第一方向上的交替的金属线和电介质线的第一格栅。电介质线的最高表面高于金属线的最高表面。互连结构还包括设置在互连结构的第一层上方的互连结构的第二层。第二层包括第二方向上的交替的金属线和电介质线的第二格栅，第二方向垂直于第一方向。电介质线的最低表面低于金属线的最低表面。第二格栅的电介质线与第一格栅的电介质线重叠并接触，但第二格栅的电介质线与第一格栅的电介质线不同。第一格栅的金属线与第二格栅的金属线间隔开。

公开(公告)号：CN105473326B

公开(公告)日：2018-04-27

申请号：CN201480046634.9

申请日：2014-09-25

申请人： 英特尔公司

发明人： M·昌德霍克 ,  俞辉在 ,  C·杰泽斯基 ,  R·V·谢比亚姆 ,  C·T·卡弗

IPC分类号： B32B3/30 ,  B32B15/00

CPC分类号： H01L23/53238 ,  H01L21/7682 ,  H01L21/76841 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76882 ,  H01L21/76883 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种包括全包覆互连体的金属化层和一种形成全包覆互连体的方法。开口形成在电介质层中，其中，所述电介质层具有表面，并且所述开口包括壁和底部。扩散阻挡层和粘合层沉积在所述电介质层上。互连材料沉积在所述电介质层上并且回流到所述开口中，形成互连体。粘合帽盖层和扩散阻挡帽盖层沉积在所述互连体之上。所述互连体被所述粘合层和所述粘合帽盖层环绕，并且所述粘合层和所述粘合帽盖层被所述扩散阻挡层和所述扩散阻挡帽盖层环绕。

公开(公告)号：CN104126220B

公开(公告)日：2017-06-20

申请号：CN201180076399.6

申请日：2011-12-20

申请人： 英特尔公司

发明人： S·金 ,  俞辉在 ,  S·科萨拉朱 ,  T·格拉斯曼

IPC分类号： H01L21/316

CPC分类号： H01L21/76831 ,  H01L21/02178 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76877 ,  H01L23/522 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53228 ,  H01L23/53295 ,  H01L23/564 ,  H01L2924/0002 ,  H01L2924/00

摘要： 本发明提供了适用作3D外形上方的电介质扩散屏障的保形密闭性电介质膜。在实施例中，电介质扩散屏障包括可通过原子层沉积ALD技术来沉积的诸如金属氧化物之类的电介质层，对于较薄的连续密闭性扩散屏障而言，通过原子层沉积ALD技术沉积的电介质层的保形度和密度大于通过PECVD工艺沉积的传统的基于二氧化硅的膜中可实现的保形度和密度。在其它实施例中，扩散屏障是例如双层的包括高k电介质层和低k或中等k电介质层的多层膜，以减小扩散屏障的介电常数。在其它实施例中，通过在保持较高的膜保形度和密度的同时调节硅酸盐的硅含量来将高k电介质层中的硅酸盐(例如金属硅酸盐)形成为减小扩散屏障的k值。

公开(公告)号：CN105473326A

公开(公告)日：2016-04-06

申请号：CN201480046634.9

申请日：2014-09-25

申请人： 英特尔公司

发明人： M·昌德霍克 ,  俞辉在 ,  C·杰泽斯基 ,  R·V·谢比亚姆 ,  C·T·卡弗

IPC分类号： B32B3/30 ,  B32B15/00

CPC分类号： H01L23/53238 ,  H01L21/7682 ,  H01L21/76841 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76882 ,  H01L21/76883 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： 一种包括全包覆互连体的金属化层和一种形成全包覆互连体的方法。开口形成在电介质层中，其中，所述电介质层具有表面，并且所述开口包括壁和底部。扩散阻挡层和粘合层沉积在所述电介质层上。互连材料沉积在所述电介质层上并且回流到所述开口中，形成互连体。粘合帽盖层和扩散阻挡帽盖层沉积在所述互连体之上。所述互连体被所述粘合层和所述粘合帽盖层环绕，并且所述粘合层和所述粘合帽盖层被所述扩散阻挡层和所述扩散阻挡帽盖层环绕。