公开(公告)号：CN106558478B

公开(公告)日：2019-06-11

申请号：CN201610707664.0

申请日：2016-08-23

申请人： 台湾积体电路制造股份有限公司

发明人： 廖耕颍 ,  曾重宾 ,  陈柏仁 ,  陈益弘 ,  陈怡杰

IPC分类号： H01L21/027 ,  H01L21/3065 ,  H01L21/205 ,  C23C16/44

CPC分类号： H01L21/3065 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/28035 ,  H01L21/28123 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/31127 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/32137 ,  H01L21/32139 ,  H01L29/66568 ,  H01L29/66575 ,  H01L29/78

摘要： 提供了一种形成半导体器件结构的方法，半导体器件结构包括在衬底上方形成膜。半导体器件结构包括在膜上方形成第一掩模层。半导体器件结构包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。半导体器件结构包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁的上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。半导体器件结构包括将第一掩模层和第二掩模层用作蚀刻掩模去除第二部分。本发明实施例涉及形成半导体器件结构的方法。

公开(公告)号：CN104143508B

公开(公告)日：2018-11-23

申请号：CN201410113648.X

申请日：2014-03-25

申请人： 松下知识产权经营株式会社

发明人： 西崎展弘 ,  针贝笃史 ,  岩井哲博 ,  广岛满

IPC分类号： H01L21/3065

CPC分类号： H01L21/3065 ,  H01J37/32715 ,  H01L21/31138 ,  H01L21/78

摘要： 本发明提供一种等离子处理装置以及等离子处理方法，使得即使在实施等离子处理的情况下保持片也不会受到不良影响。具备：室(11)；在室(11)内产生等离子的等离子源(13)；设置于室(11)内且载置输送载体(5)的台(16)；配置于台(16)的上方并覆盖保持片(6)和框(7)，在中央部具有在厚度方向上贯通地形成的窗部(33)的盖体(31)；和驱动机构(38)，其将盖体(31)相对于台(16)的相对位置变更为第1位置和第2位置，所述第1位置是离开台(16)且容许输送载体(5)相对于台(16)的装卸的位置，所述第2位置是盖体(31)覆盖在台(16)上载置的输送载体(5)的保持片(6)和框(7)、且所述窗部(33)使保持片(6)所保持的基板(2)露出的位置。盖体(31)的窗部(33)使与基板(2)的外缘区域相比更靠内侧的区域露出。

公开(公告)号：CN108695235A

公开(公告)日：2018-10-23

申请号：CN201710216987.4

申请日：2017-04-05

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 陈立强 ,  李甫哲 ,  郭明峰

IPC分类号： H01L21/768 ,  H01L21/3213

CPC分类号： H01L21/76877 ,  H01L21/28568 ,  H01L21/31058 ,  H01L21/31138 ,  H01L21/32115 ,  H01L21/32136 ,  H01L21/76843 ,  H01L27/10891 ,  H01L21/76838 ,  H01L21/3213 ,  H01L21/7684

摘要： 本发明公开一种改善钨金属层蚀刻微负载的方法。首先，提供一半导体基底，具有一主表面，其中该半导体基底上具有多个沟槽。在该半导体基底上全面沉积一钨金属层，并使该钨金属层填满该多个沟槽。对该钨金属进行一平坦化制作工艺，以于该钨金属层上形成一平坦化层。进行一第一蚀刻步骤，完全蚀除该平坦化层及部分该钨金属层，其中该平坦化层及该钨金属层于该第一蚀刻步骤的蚀刻选择比为1：1。再进行一第二蚀刻步骤，继续蚀刻该钨金属层，直到该钨金属层的上表面低于该半导体基底的该主表面。

公开(公告)号：CN108693713A

公开(公告)日：2018-10-23

申请号：CN201810275797.4

申请日：2018-03-30

申请人： 信越化学工业株式会社

发明人： 佐藤裕典 ,  长井洋子 ,  渡边武 ,  郡大佑 ,  荻原勤

IPC分类号： G03F7/11 ,  H01L21/027

CPC分类号： G03F7/11 ,  C07C39/14 ,  C07C39/17 ,  C07C69/94 ,  C07C2603/18 ,  C07D251/32 ,  C07D487/04 ,  C08F220/28 ,  C08F220/32 ,  C08F2220/281 ,  C08F2800/20 ,  G03F7/091 ,  G03F7/094 ,  G03F7/16 ,  G03F7/168 ,  G03F7/2041 ,  G03F7/322 ,  G03F7/38 ,  H01L21/266 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31133 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/0276

摘要： 本发明提供一种具有优异的耐受碱性过氧化氢水的性能、良好的嵌入/平坦化特性、及干法蚀刻特性的抗蚀剂下层膜材料、使用了该抗蚀剂下层膜材料的图案形成方法、及抗蚀剂下层膜形成方法。其为用于多层抗蚀剂法的抗蚀剂下层膜材料，其含有：(A1)下述通式(X)表示的化合物中的一种或两种以上；以及，(B)有机溶剂。[化学式1] 式中，n01表示1～10的整数，n01为2时，W表示亚硫酰基、磺酰基、醚基、或碳原子数为2～50的二价有机基团，n01为2以外的整数时，W表示碳原子数为2～50的n01价有机基团。此外，Y表示单键或碳原子数为1～10的可包含氧原子的二价连接基团。

公开(公告)号：CN108693705A

公开(公告)日：2018-10-23

申请号：CN201810275395.4

申请日：2018-03-30

申请人： 信越化学工业株式会社

发明人： 长井洋子 ,  渡边武 ,  郡大佑 ,  荻原勤

IPC分类号： G03F7/004

CPC分类号： G03F7/11 ,  C07C39/14 ,  C07C39/15 ,  C07C49/83 ,  C07C2603/18 ,  C08F220/28 ,  C08F220/32 ,  C08F2220/283 ,  G03F7/091 ,  G03F7/094 ,  G03F7/16 ,  G03F7/168 ,  G03F7/2041 ,  G03F7/322 ,  G03F7/38 ,  H01L21/266 ,  H01L21/3081 ,  H01L21/31133 ,  H01L21/31138 ,  H01L21/31144 ,  G03F7/004

摘要： 本发明提供一种具有优异的耐受碱性过氧化氢水的性能、良好的嵌入/平坦化特性、及干法蚀刻特性的抗蚀剂下层膜材料。其为用于多层抗蚀剂法的抗蚀剂下层膜材料，其含有：(A1)包含下述通式(1)表示的重复单元中的一种或两种以上的聚合物(1A)；(A2)式量为2,000以下的、不具有3,4‑二羟基苯基的多酚化合物中的一种或两种以上；以及(B)有机溶剂。[化学式1]

公开(公告)号：CN106098523B

公开(公告)日：2018-09-07

申请号：CN201610268935.7

申请日：2016-04-27

申请人： 东京毅力科创株式会社

发明人： 木原嘉英 ,  大石智之 ,  久松亨

IPC分类号： H01J37/32 ,  C23C16/44

CPC分类号： H01L21/3065 ,  C23C16/402 ,  C23C16/45534 ,  C23C16/45542 ,  H01J2237/334 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/67069

摘要： 本发明提供一种处理被处理体的方法，该方法包括：第一步骤，向收纳有被处理体的处理容器内供给包含含硅气体的第一气体；在执行第一步骤之后，在处理容器内生成稀有气体的等离子体的第二步骤；在执行第二步骤之后，在处理容器内生成含有氧气的第二气体的等离子体的第三步骤；和在执行第三步骤之后，在处理容器内生成稀有气体的等离子体的第四步骤。该方法反复执行包括所述第一～第四步骤的流程，由此形成硅氧化膜。另外，在该方法中，在第二步骤、第三步骤和第四步骤的至少任一者中，对电容耦合型的等离子体处理装置的上部电极施加负的直流电压。

公开(公告)号：CN108364885A

公开(公告)日：2018-08-03

申请号：CN201810071893.7

申请日：2018-01-25

申请人： 东京毅力科创株式会社

发明人： 鬼海贵也 ,  吉田勇一 ,  大石雄三

IPC分类号： H01L21/67

CPC分类号： H01L21/67115 ,  B05C11/08 ,  B05C11/1002 ,  H01L21/0231 ,  H01L21/0271 ,  H01L21/31138 ,  H01L21/67063 ,  H01L21/6715 ,  H01L21/67253 ,  H01L21/67739 ,  H01L21/68742 ,  H01L21/68757 ,  H01L21/67069

摘要： 本发明提供一种能够进一步提高由能量线照射进行的处理的进展度的均匀性的基片处理装置。基片处理装置包括：收纳晶片(W)的处理室(PR)；加热处理室内的晶片的热板(41)；向处理室内的晶片照射处理用的能量线的光源(31)；绕与处理室内的晶片相交的轴线使该晶片或光源旋转的旋转驱动部(60)；开闭机构(70)，其切换使气流从处理室外流通到处理室内及从处理室内流通到处理室外的开状态和将该气流切断的闭状态；和控制部(100)，其执行：控制开闭机构以切换开状态和闭状态的处理；与开闭机构将开状态切换为闭状态的情形同步地使光源的射出光量增加的处理；和与开闭机构将闭状态切换为开状态的情形同步地使光源的射出光量减少的处理。

公开(公告)号：CN105981156B

公开(公告)日：2018-04-24

申请号：CN201580007797.0

申请日：2015-02-09

申请人： 应用材料公司

发明人： R·萨德贾迪 ,  W·G·小博伊德 ,  V·D·帕科 ,  M·M·诺基诺夫

IPC分类号： H01L21/683 ,  H02N13/00 ,  B23Q3/15

CPC分类号： H01L21/28556 ,  C23C16/00 ,  G06K2009/00738 ,  H01J37/32697 ,  H01J37/32715 ,  H01J2237/334 ,  H01L21/02252 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/0262 ,  H01L21/265 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/32136 ,  H01L21/67063 ,  H01L21/67103 ,  H01L21/6833 ,  H01L27/1255 ,  H01L29/93 ,  H04N7/181 ,  H04N7/188

摘要： 本文所述的实现方式提供一种像素化静电夹盘，该像素化静电夹盘能够对静电夹盘与置于该静电夹盘上的基板之间的RF耦接进行侧向调谐和方位角调谐。在一个实施例中，像素化静电夹盘(ESC)可包括：电介质体，具有工件支撑表面，该工件支撑表面配置成在其上接受基板；一个或多个夹紧电极，安置在该像素化静电夹盘中；以及多个像素电极。该多个像素电极可在浮动状态与接地状态之间切换，具有对地的可变电容，或者既可在浮动状态与接地状态之间切换，又具有对地的可变电容。像素电极和夹紧电极形成电路，该电路可操作以将该基板静电地夹紧至该工件支撑表面。

公开(公告)号：CN107868194A

公开(公告)日：2018-04-03

申请号：CN201710869088.4

申请日：2017-09-22

申请人： SK新技术株式会社 ,  韩国科学技术院

发明人： 咸珍守 ,  郑连植 ,  金善英 ,  许允衡 ,  李光国 ,  宋承垣

IPC分类号： C08F293/00 ,  C08F220/14 ,  C08F212/08 ,  C08F212/14 ,  G03F7/00 ,  G03F7/09 ,  G03F7/16 ,  G03F7/40 ,  G03F7/42 ,  H01L21/027 ,  H01L21/033 ,  H01L21/308 ,  H01L21/311 ,  H01L21/3213

CPC分类号： C08F220/18 ,  C08F12/20 ,  C08F114/185 ,  C08F212/08 ,  C08F293/005 ,  C08F2438/03 ,  C09D153/00 ,  H01L21/0271 ,  H01L21/31138 ,  C08F212/14 ,  C08F220/14 ,  G03F7/0002 ,  G03F7/091 ,  G03F7/165 ,  G03F7/40 ,  G03F7/42 ,  H01L21/0273 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31116 ,  H01L21/32139

摘要： 本发明提供了一种形成精细图案的方法，该方法通过使用具有优异蚀刻选择性的嵌段共聚物而能够最小化LER和LWR，从而形成高质量纳米图案。本发明提供了一种嵌段共聚物，其包含具有由以下化学式1表示的重复单元的第一嵌段和具有由以下化学式2表示的重复单元的第二嵌段：[化学式1][化学式2]其中R1-R5、X1-X5、l、n和m如权利要求1中所定义。

公开(公告)号：CN107851577A

公开(公告)日：2018-03-27

申请号：CN201680045942.9

申请日：2016-08-08

申请人： 德克萨斯仪器股份有限公司

发明人： D·W·哈曼 ,  T·E·里里伯瑞治 ,  A·阿里

IPC分类号： H01L21/308 ,  H01L21/28

CPC分类号： H01L29/408 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/743 ,  H01L29/0623 ,  H01L29/401 ,  H01L29/407

摘要： 在所描述的示例中，具有深沟槽(112)的半导体器件(100)具有形成在深沟槽(112)的侧壁(122)和底部(124)上的介电衬垫(120)。两步工艺法的预蚀刻淀积步骤在半导体器件(100)的现有顶表面上以及在接近衬底(102)的顶表面(106)的介电衬垫(120)上形成保护性聚合物(136)。预蚀刻淀积步骤没有从深沟槽(112)的底部(124)移除大量的介电衬垫(120)。两步工艺法的主蚀刻步骤在深沟槽(112)的顶部处保持保护性聚合物(136)的同时，移除在深沟槽(112)的底部(124)处的介电衬垫(120)。随后移除保护性聚合物(136)。