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公开(公告)号：CN117954475A
公开(公告)日：2024-04-30
申请号：CN202311416946.1
申请日：2023-10-30
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L29/06 , H01L21/762
Abstract: 本申请公开了用于隔离半导体器件的由较宽沟槽围绕的合并沟槽。通过围绕窄深沟槽隔离区(202、204、206、208)为集成电路中的有源半导体器件提供侧向电隔离，这些窄深沟槽隔离区在窄深沟槽隔离区的共享部分处被合并。宽深沟槽隔离区(212、216、220、224)侧向围绕合并的窄深沟槽隔离区。
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公开(公告)号：CN114388354A
公开(公告)日：2022-04-22
申请号：CN202111209920.0
申请日：2021-10-18
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/265 , H01L21/266 , H01L21/8234 , H01L27/088
Abstract: 本申请公开了无需额外掩模即可对沟槽或FINFET进行注入阻断。一种制造集成电路的方法，包括在衬底上方形成硬掩模并对其进行图案化(205)，使得图案化的硬掩模暴露衬底的区域。对暴露的区域进行蚀刻(210)，从而形成沟槽和在沟槽之间的半导体鳍。在移除(225)硬掩模之前，形成光致抗蚀剂层并对其进行图案化(215)，从而暴露半导体鳍的一区段。掺杂剂通过硬掩模注入(220)到暴露区段中。
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公开(公告)号：CN107851577A
公开(公告)日：2018-03-27
申请号：CN201680045942.9
申请日：2016-08-08
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/308 , H01L21/28
CPC classification number: H01L29/408 , H01L21/0212 , H01L21/02274 , H01L21/31116 , H01L21/31138 , H01L21/31144 , H01L21/743 , H01L29/0623 , H01L29/401 , H01L29/407
Abstract: 在所描述的示例中，具有深沟槽(112)的半导体器件(100)具有形成在深沟槽(112)的侧壁(122)和底部(124)上的介电衬垫(120)。两步工艺法的预蚀刻淀积步骤在半导体器件(100)的现有顶表面上以及在接近衬底(102)的顶表面(106)的介电衬垫(120)上形成保护性聚合物(136)。预蚀刻淀积步骤没有从深沟槽(112)的底部(124)移除大量的介电衬垫(120)。两步工艺法的主蚀刻步骤在深沟槽(112)的顶部处保持保护性聚合物(136)的同时，移除在深沟槽(112)的底部(124)处的介电衬垫(120)。随后移除保护性聚合物(136)。
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公开(公告)号：CN116387240A
公开(公告)日：2023-07-04
申请号：CN202310009343.3
申请日：2023-01-03
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/762 , H01L21/324 , H10N97/00
Abstract: 本申请公开了一种退火去除硅缺陷的新方法。一种形成集成电路的方法600包括在初始温度下将半导体衬底放置610在工艺室中，其中一个或多个沟槽位于半导体衬底内。在基本上无氧的环境中将衬底的温度提高620到氧化物生长温度。然后在提供氧化环境的同时将温度保持630在氧化物生长温度，从而在沟槽的侧壁上形成氧化层。然后，将半导体晶片的温度降低640至低于初始温度的最终温度，并从工艺室移除650。
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公开(公告)号：CN105874599A
公开(公告)日：2016-08-17
申请号：CN201480071999.7
申请日：2014-12-31
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L27/13 , H01L21/768
CPC classification number: H01L28/24 , H01L21/7681 , H01L21/76834 , H01L23/5226 , H01L23/5228 , H01L23/528 , H01L23/53223 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 在所描述的示例中，集成电路(100)被形成为具有金属薄膜电阻器(112)和上面的刻蚀停止层(202)。在一种示例工艺中，利用添加一个光刻步骤，在集成电路(100)中形成金属薄膜电阻器(112)。
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Patent Agency Ranking
公开(公告)号：CN116206974A
公开(公告)日：2023-06-02
申请号：CN202211361264.0
申请日：2022-11-02
Applicant: 德克萨斯仪器股份有限公司
Inventor： A·阿里 , C·S·怀特塞尔 , B·K·柯克帕特里克 , B·J·帕拉
IPC: H01L21/3205 , H01L21/3213
Abstract: 本申请题为“减小的半导体晶圆弯曲和翘曲”。形成(900)集成电路，例如通过首先同时形成(904)第一前段工艺(FEOL)层(122)和第二FEOL层(124A)，该第一FEOL层具有第一厚度和接触或面向半导体衬底前侧的表面，而该第二FEOL层(124A)具有第二厚度并包括与第一FEOL层相同的材料且具有接触或面向半导体衬底背侧的表面，以及其次处理(906)第二FEOL层以减少第二厚度。
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公开(公告)号：CN110047994B
公开(公告)日：2025-02-28
申请号：CN201910034769.8
申请日：2019-01-15
Applicant: 德克萨斯仪器股份有限公司
Abstract: 本申请涉及一种具有贯穿通孔的薄膜电阻器，其中公开了包括薄膜电阻器(TFR)结构的器件。TFR结构是通过一个或多个导电通孔可访问的，所述导电通孔从上金属层垂直延伸以完全穿透位于其下方的TFR层。导电通孔在穿透部位处或其附近耦合到TFR层的一个或多个侧壁。TFR结构可以通过包括以下步骤的方法制造：蚀刻完全穿过TFR层和TFR层上方的介电层的通孔沟槽，并且用耦合到TFR层的侧壁的导体填充通孔沟槽。
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公开(公告)号：CN111033718B
公开(公告)日：2023-10-13
申请号：CN201880055813.7
申请日：2018-07-11
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/70 , H01C17/075
Abstract: 在一种制造集成电路(IC)芯片的方法中，该方法包括在第一层间电介质(ILD)层(114)上沉积第一薄膜电阻器材料；覆盖第一薄膜电阻器材料沉积蚀刻阻滞剂层(118)；以及图案化并蚀刻该蚀刻阻滞剂层(118)和第一薄膜电阻器材料，以形成第一电阻器(116)。该方法继续：覆盖第一电阻器(116)沉积第二ILD层(120)；以及使用第一蚀刻化学过程图案化和蚀刻第二ILD层(120)，以形成穿过第二ILD(120)层和蚀刻阻滞剂层(118)到第一电阻器(116)的通孔(122C，122D)。蚀刻阻滞剂层(118)对第一蚀刻化学过程具有选择性，并且蚀刻阻滞剂层(118)的厚度使得通孔蚀刻过程去除蚀刻阻滞剂层(118)的基本上所有暴露部分并且基本上防止下面第一薄膜电阻器材料的消耗。
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公开(公告)号：CN107851577B
公开(公告)日：2022-05-17
申请号：CN201680045942.9
申请日：2016-08-08
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/308 , H01L21/28
Abstract: 在所描述的示例中，具有深沟槽(112)的半导体器件(100)具有形成在深沟槽(112)的侧壁(122)和底部(124)上的介电衬垫(120)。两步工艺法的预蚀刻淀积步骤在半导体器件(100)的现有顶表面上以及在接近衬底(102)的顶表面(106)的介电衬垫(120)上形成保护性聚合物(136)。预蚀刻淀积步骤没有从深沟槽(112)的底部(124)移除大量的介电衬垫(120)。两步工艺法的主蚀刻步骤在深沟槽(112)的顶部处保持保护性聚合物(136)的同时，移除在深沟槽(112)的底部(124)处的介电衬垫(120)。随后移除保护性聚合物(136)。
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公开(公告)号：CN111033718A
公开(公告)日：2020-04-17
申请号：CN201880055813.7
申请日：2018-07-11
Applicant: 德克萨斯仪器股份有限公司
IPC: H01L21/70 , H01C17/075
Abstract: 在一种制造集成电路(IC)芯片的方法中，该方法包括在第一层间电介质(ILD)层(114)上沉积第一薄膜电阻器材料；覆盖第一薄膜电阻器材料沉积蚀刻阻滞剂层(118)；以及图案化并蚀刻该蚀刻阻滞剂层(118)和第一薄膜电阻器材料，以形成第一电阻器(116)。该方法继续：覆盖第一电阻器(116)沉积第二ILD层(120)；以及使用第一蚀刻化学过程图案化和蚀刻第二ILD层(120)，以形成穿过第二ILD(120)层和蚀刻阻滞剂层(118)到第一电阻器(116)的通孔(122C，122D)。蚀刻阻滞剂层(118)对第一蚀刻化学过程具有选择性，并且蚀刻阻滞剂层(118)的厚度使得通孔蚀刻过程去除蚀刻阻滞剂层(118)的基本上所有暴露部分并且基本上防止下面第一薄膜电阻器材料的消耗。
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