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公开(公告)号：CN107180787B
公开(公告)日：2021-12-24
申请号：CN201710082515.4
申请日：2017-02-15
Applicant: 松下知识产权经营株式会社
IPC: H01L21/78 , H01L27/12 , B23K26/364 , B23K10/00
Abstract: 一种元件芯片及其制造方法。元件芯片的制造方法包括激光划片工序，对具备第1层和第2层的基板的分割区域从第2层侧照射激光，从而在分割区域形成具备露出第1层的露出部的开口，并且在包含露出部的第1层的表层部形成第1损伤区域，在第1损伤区域的附近且被第2层覆盖的第1层的表层部形成第2损伤区域。而且，包括各向同性蚀刻工序，在激光划片工序之后，通过使基板暴露于第1等离子体从而各向同性地蚀刻第1层，从而除去第1损伤区域和第2损伤区域。还包括等离子体切割工序，在各向同性蚀刻工序之后，在用支承构件支承了第2主面的状态下，将基板暴露于第2等离子体，各向异性地蚀刻第1层，从而将基板分割为具备元件区域的多个元件芯片。
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公开(公告)号：CN105140094B
公开(公告)日：2020-05-05
申请号：CN201510271217.0
申请日：2015-05-25
Applicant: 松下知识产权经营株式会社
IPC: H01J37/32 , H01L21/67 , H01L21/683
Abstract: 本发明提供等离子处理装置及方法，使得保持片在除电处理中不易受到热损伤。等离子处理装置具备：处理室(5)；等离子源(9)，在处理室(5)内产生等离子体；搬运载体(4)，具有保持基板(2)的保持片(6)和以包围基板(2)的方式安装在保持片(6)上的框架(7)；工作台(11)，设置在处理室(5)内，在载置有搬运载体(4)的载置区域具有气体供给孔(29)；静电吸附部(22a)，设置在工作台(11)内，对搬运载体(4)进行静电吸附；及气体供给部(31)，通过经由工作台(11)的气体供给孔(29)供给气体，来辅助搬运载体(4)从工作台(11)脱离。
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公开(公告)号：CN105321813B
公开(公告)日：2019-05-17
申请号：CN201510271528.7
申请日：2015-05-25
Applicant: 松下知识产权经营株式会社
IPC: H01L21/3065 , H01L21/67
Abstract: 本发明提供等离子处理方法及装置，防止因等离子处理导致搬运载体的保持片受到热损伤。所述等离子处理方法执行如下工序：第一工序，在设置在处理室(5)内的冷却后的工作台(11)上载置保持有基板(2)的搬运载体(4)；第二工序，在使设置在工作台(11)上的罩(24)与工作台(11)相对移动而使基板(2)从形成在罩(24)上的窗部(25)露出的状态下，覆盖搬运载体(4)的保持片(6)和框架(7)；第三工序，对保持在搬运载体(4)上的基板(2)进行等离子处理；第四工序，对罩(24)进行冷却；及第五工序，将保持有基板(2)的搬运载体(4)从处理室(5)搬出。
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公开(公告)号：CN105321813A
公开(公告)日：2016-02-10
申请号：CN201510271528.7
申请日：2015-05-25
Applicant: 松下知识产权经营株式会社
IPC: H01L21/3065 , H01L21/67
CPC classification number: H01L21/3065 , C23C16/455 , C23C16/458 , C23C16/4583 , C23C16/4585 , C23C16/4586 , C23C16/505 , H01J37/32082 , H01J37/321 , H01J37/3244 , H01J37/32651 , H01J37/32715 , H01J37/32724 , H01L21/308 , H01L21/67069 , H01L21/6831 , H01L21/6833
Abstract: 本发明提供等离子处理方法及装置，防止因等离子处理导致搬运载体的保持片受到热损伤。所述等离子处理方法执行如下工序：第一工序，在设置在处理室(5)内的冷却后的工作台(11)上载置保持有基板(2)的搬运载体(4)；第二工序，在使设置在工作台(11)上的罩(24)与工作台(11)相对移动而使基板(2)从形成在罩(24)上的窗部(25)露出的状态下，覆盖搬运载体(4)的保持片(6)和框架(7)；第三工序，对保持在搬运载体(4)上的基板(2)进行等离子处理；第四工序，对罩(24)进行冷却；及第五工序，将保持有基板(2)的搬运载体(4)从处理室(5)搬出。
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公开(公告)号：CN107039345B
公开(公告)日：2021-12-24
申请号：CN201710062994.3
申请日：2017-01-24
Applicant: 松下知识产权经营株式会社
Abstract: 本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。
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Patent Agency Ranking
公开(公告)号：CN107039343B
公开(公告)日：2021-10-26
申请号：CN201710053291.4
申请日：2017-01-23
Applicant: 松下知识产权经营株式会社
Abstract: 本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。
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公开(公告)号：CN107180787A
公开(公告)日：2017-09-19
申请号：CN201710082515.4
申请日：2017-02-15
Applicant: 松下知识产权经营株式会社
IPC: H01L21/78 , H01L27/12 , B23K26/364 , B23K10/00
CPC classification number: H01L23/3192 , H01L21/268 , H01L21/31116 , H01L21/56 , H01L21/6836 , H01L21/78 , H01L23/544 , H01L23/562 , H01L2221/68318 , H01L2221/68327 , H01L2221/68381 , B23K10/00 , B23K26/364 , H01L27/1207
Abstract: 一种元件芯片及其制造方法。元件芯片的制造方法包括激光划片工序，对具备第1层和第2层的基板的分割区域从第2层侧照射激光，从而在分割区域形成具备露出第1层的露出部的开口，并且在包含露出部的第1层的表层部形成第1损伤区域，在第1损伤区域的附近且被第2层覆盖的第1层的表层部形成第2损伤区域。而且，包括各向同性蚀刻工序，在激光划片工序之后，通过使基板暴露于第1等离子体从而各向同性地蚀刻第1层，从而除去第1损伤区域和第2损伤区域。还包括等离子体切割工序，在各向同性蚀刻工序之后，在用支承构件支承了第2主面的状态下，将基板暴露于第2等离子体，各向异性地蚀刻第1层，从而将基板分割为具备元件区域的多个元件芯片。
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公开(公告)号：CN107180745A
公开(公告)日：2017-09-19
申请号：CN201710082551.0
申请日：2017-02-15
Applicant: 松下知识产权经营株式会社
CPC classification number: H01L21/78 , H01J2237/334 , H01L21/268 , H01L21/3065 , H01L21/30655 , H01L21/31116 , H01L21/67069 , H01L21/67109 , H01L21/67115 , H01L21/6831 , H01L21/02 , H01L21/56 , H01L23/28 , H01L23/562
Abstract: 一种元件芯片的制造方法。元件芯片的制造方法包括准备基板的工序，基板具备第1主面及第2主面，并且具备作为半导体层的第1层和包含绝缘膜的第2层。包括激光划片工序，对分割区域从第1主面侧照射激光从而形成具备露出第1层的露出部的开口，在露出部以外的开口的周围形成残留了分割区域中的第2层的残留区域，在分割区域中的第1层形成包含露出部的第1层的表层部的第1损伤区域和被残留区域覆盖的第1层的表层部的第2损伤区域。包括：露出工序，使第2损伤区域露出；和等离子体切割工序，在支承构件支承了第2主面的状态下，将开口暴露于第1等离子体，与第1损伤区域以及第2损伤区域一起蚀刻第1层，分割为具备元件区域的多个元件芯片。
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公开(公告)号：CN106505028A
公开(公告)日：2017-03-15
申请号：CN201610795913.6
申请日：2016-08-31
Applicant: 松下知识产权经营株式会社
IPC: H01L21/683 , H01L21/78
CPC classification number: H01L21/6836 , H01L21/304 , H01L21/3081 , H01L21/6835 , H01L21/78 , H01L2221/68318 , H01L2221/68327 , H01L2221/6834
Abstract: 本发明提供一种即使在将较薄的晶片状基板作为对象的情况下，也能够防止基板或基板的掩模图案发生损伤的掩模图案的形成方法、基板的加工方法及元件芯片的制造方法。在元件芯片的制造方法、掩模图案的形成方法以及基板的加工方法中，将工序顺序设定为在进行了设为对与贴附有感光性的保护膜(2)的第1面(1a)对置的第2面(1b)进行研磨而薄化的基板(1T)的研磨工序之后，进行将曝光完毕的保护膜(2I)图案化的显影工序。由此，能够在保护膜(2I)未图案化的稳定的状态下进行用于薄化的研磨，即使在将较薄的晶片状基板(1)作为对象的情况下，也能够防止基板(1)或形成基板(1)的掩模图案的保护膜(2I)的研磨时发生损伤。
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公开(公告)号：CN106505028B
公开(公告)日：2021-08-13
申请号：CN201610795913.6
申请日：2016-08-31
Applicant: 松下知识产权经营株式会社
IPC: H01L21/683 , H01L21/78
Abstract: 本发明提供一种即使在将较薄的晶片状基板作为对象的情况下，也能够防止基板或基板的掩模图案发生损伤的掩模图案的形成方法、基板的加工方法及元件芯片的制造方法。在元件芯片的制造方法、掩模图案的形成方法以及基板的加工方法中，将工序顺序设定为在进行了设为对与贴附有感光性的保护膜(2)的第1面(1a)对置的第2面(1b)进行研磨而薄化的基板(1T)的研磨工序之后，进行将曝光完毕的保护膜(2I)图案化的显影工序。由此，能够在保护膜(2I)未图案化的稳定的状态下进行用于薄化的研磨，即使在将较薄的晶片状基板(1)作为对象的情况下，也能够防止基板(1)或形成基板(1)的掩模图案的保护膜(2I)的研磨时发生损伤。
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