公开(公告)号：CN107180787B

公开(公告)日：2021-12-24

申请号：CN201710082515.4

申请日：2017-02-15

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  置田尚吾 ,  广岛满 ,  樱井努 ,  松原功幸

IPC: H01L21/78 ,  H01L27/12 ,  B23K26/364 ,  B23K10/00

Abstract: 一种元件芯片及其制造方法。元件芯片的制造方法包括激光划片工序，对具备第1层和第2层的基板的分割区域从第2层侧照射激光，从而在分割区域形成具备露出第1层的露出部的开口，并且在包含露出部的第1层的表层部形成第1损伤区域，在第1损伤区域的附近且被第2层覆盖的第1层的表层部形成第2损伤区域。而且，包括各向同性蚀刻工序，在激光划片工序之后，通过使基板暴露于第1等离子体从而各向同性地蚀刻第1层，从而除去第1损伤区域和第2损伤区域。还包括等离子体切割工序，在各向同性蚀刻工序之后，在用支承构件支承了第2主面的状态下，将基板暴露于第2等离子体，各向异性地蚀刻第1层，从而将基板分割为具备元件区域的多个元件芯片。

公开(公告)号：CN107039292B

公开(公告)日：2021-09-24

申请号：CN201710063033.4

申请日：2017-01-25

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/56 ,  H01L21/78 ,  H01L23/29 ,  H05K3/34

Abstract: 一种元件芯片的制造方法、电子部件安装构造体及其制造方法，能够抑制安装过程中的导电性材料的爬升。将具有多个元件区域且元件面被绝缘膜(4)覆盖的基板分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，将基板分割成元件芯片(10)，成为具备第一面(10a)、第二面(10b)及侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(6)上且露出了绝缘膜(4)的状态，通过将这些元件芯片(10)暴露于灰化用的第二等离子体，使绝缘膜(4)后退而形成凹陷部(C)后，通过保护膜形成用的第三等离子体，用保护膜(12a)覆盖凹陷部(C)，抑制安装过程中导电性材料向侧面(10c)的爬升。

公开(公告)号：CN105140094B

公开(公告)日：2020-05-05

申请号：CN201510271217.0

申请日：2015-05-25

Applicant: 松下知识产权经营株式会社

Inventor： 松原功幸 ,  针贝笃史 ,  广岛满

IPC: H01J37/32 ,  H01L21/67 ,  H01L21/683

Abstract: 本发明提供等离子处理装置及方法，使得保持片在除电处理中不易受到热损伤。等离子处理装置具备：处理室(5)；等离子源(9)，在处理室(5)内产生等离子体；搬运载体(4)，具有保持基板(2)的保持片(6)和以包围基板(2)的方式安装在保持片(6)上的框架(7)；工作台(11)，设置在处理室(5)内，在载置有搬运载体(4)的载置区域具有气体供给孔(29)；静电吸附部(22a)，设置在工作台(11)内，对搬运载体(4)进行静电吸附；及气体供给部(31)，通过经由工作台(11)的气体供给孔(29)供给气体，来辅助搬运载体(4)从工作台(11)脱离。

公开(公告)号：CN106024566B

公开(公告)日：2019-07-05

申请号：CN201610032933.8

申请日：2016-01-19

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史 ,  松原功幸

IPC: H01J37/32

CPC classification number: H01L21/3065 ,  H01J37/32568 ,  H01J37/32697 ,  H01J37/32715 ,  H01J37/32724 ,  H01L21/67109 ,  H01L21/6833 ,  H01L21/6836 ,  H01L21/68742 ,  H01L21/78 ,  H01L2221/68327

Abstract: 一种等离子处理装置，具备：反应室；使反应室中产生等离子的等离子产生部；配置在反应室的内部，搭载输送载体的工作台；具备设置在工作台内部的电极部的静电吸附机构；在工作台上的搭载位置与从工作台向上方脱离的交接位置之间支撑输送载体的支撑部；和使支撑部相对于工作台升降的升降机构，1)在使支撑部下降，将输送载体搭载于工作台时，在进行设置在工作台内部的加热器对工作台的加热的状态下，静电吸附机构开始向电极部施加电压，在输送载体与工作台接触后，且停止加热器对工作台的加热后，等离子产生部产生等离子，或2)在使支撑部下降，将输送载体搭载于工作台时，支撑部支撑输送载体，以使框架在相对于工作台倾斜的状态下与工作台接触。

公开(公告)号：CN105321813B

公开(公告)日：2019-05-17

申请号：CN201510271528.7

申请日：2015-05-25

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  松原功幸 ,  广岛满

IPC: H01L21/3065 ,  H01L21/67

Abstract: 本发明提供等离子处理方法及装置，防止因等离子处理导致搬运载体的保持片受到热损伤。所述等离子处理方法执行如下工序：第一工序，在设置在处理室(5)内的冷却后的工作台(11)上载置保持有基板(2)的搬运载体(4)；第二工序，在使设置在工作台(11)上的罩(24)与工作台(11)相对移动而使基板(2)从形成在罩(24)上的窗部(25)露出的状态下，覆盖搬运载体(4)的保持片(6)和框架(7)；第三工序，对保持在搬运载体(4)上的基板(2)进行等离子处理；第四工序，对罩(24)进行冷却；及第五工序，将保持有基板(2)的搬运载体(4)从处理室(5)搬出。

公开(公告)号：CN106560915A

公开(公告)日：2017-04-12

申请号：CN201610865508.7

申请日：2016-09-29

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/78 ,  H01L21/60

CPC classification number: H01L21/78 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/31138 ,  H01L21/4853 ,  H01L21/6835 ,  H01L23/293 ,  H01L24/32 ,  H01L24/83 ,  H01L2021/60007 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/03849 ,  H01L2224/26145 ,  H01L2224/32168 ,  H01L2224/83815 ,  H01L24/81 ,  H01L2224/811

Abstract: 本发明提供一种元件芯片的制造方法和电子部件安装结构体的制造方法。在将在元件区域形成了元件电极露出的凸部的基板进行分割来制造多个元件芯片(10)的元件芯片的制造方法中，通过蚀刻将基板进行分割后，使元件芯片(10)暴露于第2等离子体(P2)，由此在元件芯片(10)的第2面(10b)、侧面(10c)、空隙部(S)的第1面(10a)，形成由氟碳膜构成的保护膜，接下来使元件芯片(10)暴露于第3等离子体(P3)，由此使形成于空隙部(S)的保护膜的至少一部分残留，去除形成在元件芯片(10)的第2面(10b)、侧面(10c)的保护膜。由此，通过残留的保护膜来抑制安装过程中的导电性材料的爬升。

公开(公告)号：CN106558541A

公开(公告)日：2017-04-05

申请号：CN201610825780.2

申请日：2016-09-14

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/78

CPC classification number: H01L21/6836 ,  H01L21/78 ,  H01L23/3185 ,  H01L2221/68327 ,  H01L2221/6834

Abstract: 本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。在对具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中所利用的等离子处理工序之中，通过使基板暴露于第1等离子体中，从而将基板分割为元件芯片(10)，具备第1面(10a)、第2面(10b)以及连结第1面(10a)和第2面(10b)的侧面(10c)的元件芯片(10)在载体(4)上成为相互空出间隔被保持的状态。通过使这些元件芯片(10)暴露于以氟化碳和氦的混合气体为原料气体的第2等离子体中，由此形成覆盖侧面(10c)的保护膜(12c)，来抑制安装过程中的导电性材料向侧面(10c)的爬升。

公开(公告)号：CN105321813A

公开(公告)日：2016-02-10

申请号：CN201510271528.7

申请日：2015-05-25

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  松原功幸 ,  广岛满

IPC: H01L21/3065 ,  H01L21/67

CPC classification number: H01L21/3065 ,  C23C16/455 ,  C23C16/458 ,  C23C16/4583 ,  C23C16/4585 ,  C23C16/4586 ,  C23C16/505 ,  H01J37/32082 ,  H01J37/321 ,  H01J37/3244 ,  H01J37/32651 ,  H01J37/32715 ,  H01J37/32724 ,  H01L21/308 ,  H01L21/67069 ,  H01L21/6831 ,  H01L21/6833

Abstract: 本发明提供等离子处理方法及装置，防止因等离子处理导致搬运载体的保持片受到热损伤。所述等离子处理方法执行如下工序：第一工序，在设置在处理室(5)内的冷却后的工作台(11)上载置保持有基板(2)的搬运载体(4)；第二工序，在使设置在工作台(11)上的罩(24)与工作台(11)相对移动而使基板(2)从形成在罩(24)上的窗部(25)露出的状态下，覆盖搬运载体(4)的保持片(6)和框架(7)；第三工序，对保持在搬运载体(4)上的基板(2)进行等离子处理；第四工序，对罩(24)进行冷却；及第五工序，将保持有基板(2)的搬运载体(4)从处理室(5)搬出。

公开(公告)号：CN109473352B

公开(公告)日：2023-08-01

申请号：CN201811029474.3

申请日：2018-09-04

Applicant: 松下知识产权经营株式会社

Inventor： 唐崎秀彦 ,  松原功幸 ,  针贝笃史 ,  佐伯英史

IPC: H01L21/3065 ,  H01L21/308

Abstract: 本发明提供一种抑制等离子切割中的碎片残留的元件芯片的制造方法。在本发明的半导体芯片2的制造方法中，将半导体晶片12的背面4A保持于切割带22。接下来，将表面6A用具备非水溶性的下层掩膜24A和水溶性的上层掩膜24B的掩膜24被覆。接下来，通过对掩膜24照射激光而在掩膜24形成开口从而使分割区域16露出。接下来，使半导体晶片12与水接触，去除被覆元件区域14的上层掩膜24B并使下层掩膜24A残留。接下来，将半导体晶片12暴露于第1等离子体，将开口所露出的分割区域16进行蚀刻至到达背面4A为止，从而单片化为多个半导体芯片2。接下来，去除多个半导体芯片2的表面6A所残留的下层掩膜24A。

公开(公告)号：CN107591321B

公开(公告)日：2023-06-06

申请号：CN201710546105.0

申请日：2017-07-06

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  广岛满 ,  针贝笃史 ,  松原功幸 ,  伊藤彰宏

IPC: H01L21/3065 ,  H01L21/308

Abstract: 提供一种元件芯片的制造方法。半导体芯片的制造方法包括：准备半导体晶片，所述半导体晶片具备露出有凸块的表面、表面的相反侧的背面、形成有凸块的多个元件区域、以及划分元件区域的分割区域；在半导体晶片的表面沿着凸块通过喷涂法对包含掩模的原料的液体进行喷雾；在半导体晶片的表面形成被覆凸块并且具有使所述分割区域露出的开口的掩模；将半导体晶片的表面暴露于第一等离子体，在凸块被掩模被覆的状态下，对露出在该开口的分割区域进行蚀刻，直至到达背面，从而将半导体晶片单片化。