公开(公告)号：CN107039345B

公开(公告)日：2021-12-24

申请号：CN201710062994.3

申请日：2017-01-24

申请人： 松下知识产权经营株式会社

发明人： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC分类号： H01L21/78 ,  H01L23/31

摘要： 本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。

公开(公告)号：CN107039343B

公开(公告)日：2021-10-26

申请号：CN201710053291.4

申请日：2017-01-23

申请人： 松下知识产权经营株式会社

发明人： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC分类号： H01L21/78 ,  B28D5/00

摘要： 本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。

公开(公告)号：CN107039344B

公开(公告)日：2021-09-24

申请号：CN201710057126.6

申请日：2017-01-23

申请人： 松下知识产权经营株式会社

发明人： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC分类号： H01L21/78 ,  H01L21/56 ,  H01L21/60 ,  H01L23/488

摘要： 一种元件芯片的制造方法、电子部件安装构造体及其制造方法，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域且元件面被绝缘膜覆盖的基板进行分割而制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片，成为使具备第一面、第二面以及侧面的元件芯片彼此隔开间隔保持在载体上且使侧面和绝缘膜露出的状态。然后，将元件芯片暴露于第二等离子体，从而将露出的侧面中的与绝缘膜相接的区域部分地除去而形成凹陷部，并通过第三等离子体从而用保护膜覆盖凹陷部，抑制安装过程中导电性材料向侧面爬升。

公开(公告)号：CN109473352A

公开(公告)日：2019-03-15

申请号：CN201811029474.3

申请日：2018-09-04

申请人： 松下知识产权经营株式会社

发明人： 唐崎秀彦 ,  松原功幸 ,  针贝笃史 ,  佐伯英史

IPC分类号： H01L21/3065 ,  H01L21/308

摘要： 本发明提供一种抑制等离子切割中的碎片残留的元件芯片的制造方法。在本发明的半导体芯片2的制造方法中，将半导体晶片12的背面4A保持于切割带22。接下来，将表面6A用具备非水溶性的下层掩膜24A和水溶性的上层掩膜24B的掩膜24被覆。接下来，通过对掩膜24照射激光而在掩膜24形成开口从而使分割区域16露出。接下来，使半导体晶片12与水接触，去除被覆元件区域14的上层掩膜24B并使下层掩膜24A残留。接下来，将半导体晶片12暴露于第1等离子体，将开口所露出的分割区域16进行蚀刻至到达背面4A为止，从而单片化为多个半导体芯片2。接下来，去除多个半导体芯片2的表面6A所残留的下层掩膜24A。

公开(公告)号：CN107180788A

公开(公告)日：2017-09-19

申请号：CN201710082554.4

申请日：2017-02-15

申请人： 松下知识产权经营株式会社

发明人： 置田尚吾 ,  针贝笃史 ,  伊藤彰宏 ,  松原功幸 ,  水野文二

IPC分类号： H01L21/78 ,  H01L21/3065

CPC分类号： H01L21/78 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/31116 ,  H01L21/67069 ,  H01L21/67109 ,  H01L21/6831 ,  H01L21/6833 ,  H01L21/6836 ,  H01L21/68742 ,  H01L2221/68327 ,  H01L2221/68336 ,  H01L2221/68381

摘要： 提供一种元件芯片的制造方法，抑制拾取时元件芯片的破裂。元件芯片的制造方法包括载置工序和等离子体切割工序。载置工序，将具备第1主面以及第2主面、并且具备多个元件区域以及划定元件区域的分割区域、并且形成了在元件区域中覆盖第1主面在分割区域中使第1主面露出的掩模的具有可挠性的半导体基板载置到载置台。等离子体切割工序，在载置台上将半导体基板的第1主面侧暴露于等离子体，从而在分割区域形成槽并且进行蚀刻，由此将半导体基板单片化为具备元件区域的多个元件芯片。半导体基板的厚度小于保持片的厚度。在等离子体切割工序中，在使槽的底部总是露出的状态下进行蚀刻，从而在元件芯片的侧面不形成扇形凹凸地将半导体基板单片化。

公开(公告)号：CN107180754A

公开(公告)日：2017-09-19

申请号：CN201710091515.0

申请日：2017-02-20

申请人： 松下知识产权经营株式会社

发明人： 松原功幸 ,  针贝笃史 ,  伊藤彰宏

IPC分类号： H01L21/3065

CPC分类号： H01L21/3065 ,  H01L21/268 ,  H01L21/30655 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31133 ,  H01L21/67109 ,  H01L21/67115 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68785 ,  H01L21/78

摘要： 提供一种等离子体处理方法，能够以简易的工序实现精细的图案化。等离子体处理方法包括：粘附工序，在具备第一主面和第一主面的相反侧的第二主面的基板的第一主面粘附树脂膜；以及图案化工序，对树脂膜进行图案化，从而形成具有使基板的被处理区域露出的开口部的掩模。而且，等离子体处理方法包括：第一等离子体工序，在包含第一气体的减压环境中生成第一气体的第一等离子体，并使掩模暴露于第一等离子体，从而减少掩模与第一主面之间的空隙。进而，等离子体处理方法包括：第二等离子体工序，在包含第二气体的环境中用第二气体生成第二等离子体，并使从开口部露出的被处理区域暴露于第二等离子体，从而对被处理区域进行蚀刻。

公开(公告)号：CN107039292A

公开(公告)日：2017-08-11

申请号：CN201710063033.4

申请日：2017-01-25

申请人： 松下知识产权经营株式会社

发明人： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC分类号： H01L21/56 ,  H01L21/78 ,  H01L23/29 ,  H05K3/34

CPC分类号： H01L23/49811 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/3081 ,  H01L21/31138 ,  H01L21/563 ,  H01L21/78 ,  H01L21/784 ,  H01L23/3171 ,  H01L23/3185 ,  H01L24/09 ,  H01L24/89 ,  H01L2224/80801 ,  H01L2224/81 ,  H01L2924/15323 ,  H01L21/56 ,  H01L23/291 ,  H05K3/34

摘要： 一种元件芯片的制造方法、电子部件安装构造体及其制造方法，能够抑制安装过程中的导电性材料的爬升。将具有多个元件区域且元件面被绝缘膜(4)覆盖的基板分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，将基板分割成元件芯片(10)，成为具备第一面(10a)、第二面(10b)及侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(6)上且露出了绝缘膜(4)的状态，通过将这些元件芯片(10)暴露于灰化用的第二等离子体，使绝缘膜(4)后退而形成凹陷部(C)后，通过保护膜形成用的第三等离子体，用保护膜(12a)覆盖凹陷部(C)，抑制安装过程中导电性材料向侧面(10c)的爬升。

公开(公告)号：CN106505028A

公开(公告)日：2017-03-15

申请号：CN201610795913.6

申请日：2016-08-31

申请人： 松下知识产权经营株式会社

发明人： 广岛满 ,  针贝笃史

IPC分类号： H01L21/683 ,  H01L21/78

CPC分类号： H01L21/6836 ,  H01L21/304 ,  H01L21/3081 ,  H01L21/6835 ,  H01L21/78 ,  H01L2221/68318 ,  H01L2221/68327 ,  H01L2221/6834

摘要： 本发明提供一种即使在将较薄的晶片状基板作为对象的情况下，也能够防止基板或基板的掩模图案发生损伤的掩模图案的形成方法、基板的加工方法及元件芯片的制造方法。在元件芯片的制造方法、掩模图案的形成方法以及基板的加工方法中，将工序顺序设定为在进行了设为对与贴附有感光性的保护膜(2)的第1面(1a)对置的第2面(1b)进行研磨而薄化的基板(1T)的研磨工序之后，进行将曝光完毕的保护膜(2I)图案化的显影工序。由此，能够在保护膜(2I)未图案化的稳定的状态下进行用于薄化的研磨，即使在将较薄的晶片状基板(1)作为对象的情况下，也能够防止基板(1)或形成基板(1)的掩模图案的保护膜(2I)的研磨时发生损伤。

公开(公告)号：CN106024566A

公开(公告)日：2016-10-12

申请号：CN201610032933.8

申请日：2016-01-19

申请人： 松下知识产权经营株式会社

发明人： 置田尚吾 ,  针贝笃史 ,  松原功幸

IPC分类号： H01J37/32

CPC分类号： H01L21/3065 ,  H01J37/32568 ,  H01J37/32697 ,  H01J37/32715 ,  H01J37/32724 ,  H01L21/67109 ,  H01L21/6833 ,  H01L21/6836 ,  H01L21/68742 ,  H01L21/78 ,  H01L2221/68327 ,  H01J37/32431 ,  H01J37/32733

摘要： 一种等离子处理装置，具备：反应室；使反应室中产生等离子的等离子产生部；配置在反应室的内部，搭载输送载体的工作台；具备设置在工作台内部的电极部的静电吸附机构；在工作台上的搭载位置与从工作台向上方脱离的交接位置之间支撑输送载体的支撑部；和使支撑部相对于工作台升降的升降机构，1)在使支撑部下降，将输送载体搭载于工作台时，在进行设置在工作台内部的加热器对工作台的加热的状态下，静电吸附机构开始向电极部施加电压，在输送载体与工作台接触后，且停止加热器对工作台的加热后，等离子产生部产生等离子，或2)在使支撑部下降，将输送载体搭载于工作台时，支撑部支撑输送载体，以使框架在相对于工作台倾斜的状态下与工作台接触。

公开(公告)号：CN106560916B

公开(公告)日：2021-11-09

申请号：CN201610867842.6

申请日：2016-09-29

申请人： 松下知识产权经营株式会社

发明人： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC分类号： H01L21/78 ,  H01L21/3065

摘要： 本发明提供一种元件芯片的制造方法以及元件芯片。在将具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第1等离子体从而将基板分割为元件芯片(10)，在通过将这些元件芯片(10)暴露于以氟化碳和氦的混合气体的混合气体为原料气体的第2等离子体，从而形成覆盖侧面(10c)以及第2面(10b)的保护膜的保护膜形成工序中，设定保护膜形成条件使得第2面(10b)的第2保护膜(12b)的厚度(t2)大于侧面(10c)的第1保护膜(12c)的厚度(t1)。