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公开(公告)号：CN114628506A
公开(公告)日：2022-06-14
申请号：CN202111324314.3
申请日：2021-11-10
Applicant: 英特尔公司
IPC: H01L29/423 , H01L29/12 , H01L29/78
Abstract: 本文公开了用于量子点装置的横向栅极材料布置，以及相关的计算装置和方法。例如，在一些实施例中，量子点装置可以包括：量子阱堆叠体；以及在量子阱堆叠体上方的栅极，其中栅极包括栅电极，栅电极包括靠近栅极的侧面的第一材料和靠近栅极的中心的第二材料，并且第一材料具有与第二材料不同的材料成分。
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公开(公告)号：CN109997156A
公开(公告)日：2019-07-09
申请号：CN201680091151.X
申请日：2016-12-27
Applicant: 英特尔公司
Inventor： J·M·罗伯茨 , A·A·埃尔谢尔比尼 , S·利夫 , J·M·斯旺 , R·考迪罗 , Z·R·约斯科维茨 , N·K·托马斯 , R·皮拉里塞泰 , H·C·乔治 , J·S·克拉克
Abstract: 本文公开的一种超导量子位器件封装包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯包括量子器件，所述量子器件包括：在管芯的第一面上的多个超导量子位和多个谐振器，以及耦合在管芯的第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。封装衬底的第二面还包括导电触点。器件封装还包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，其将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点耦合。
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公开(公告)号：CN107731785B
公开(公告)日：2022-03-29
申请号：CN201710951501.1
申请日：2014-09-25
Applicant: 英特尔公司
IPC: H01L23/532 , H01L21/768
Abstract: 本发明描述了一种电介质层和形成所述电介质层的方法。在电介质层中限定了开口，并且在所述开口内沉积了导线，其中，所述导线包括被护套材料包围的芯材料，其中，所述护套材料呈现出第一电阻率ρ1，并且所述芯材料呈现出第二电阻率ρ2，并且ρ2小于ρ1。
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公开(公告)号：CN105493244A
公开(公告)日：2016-04-13
申请号：CN201480047259.X
申请日：2014-09-25
Applicant: 英特尔公司
CPC classification number: H01L23/481 , H01L21/76816 , H01L21/76834 , H01L21/76838 , H01L21/76879 , H01L21/76883 , H01L21/76897 , H01L23/53228 , H01L23/53242 , H01L23/53257 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路和形成集成电路的方法，该集成电路包括包含表面的第一电介质层、在电介质层的表面中定义的多个第一沟槽、以及多条第一导线，其中，在第一沟槽中的每个沟槽中形成第一导线中的每条导线。该集成电路还包括在电介质层的表面中定义的多个第二沟槽、以及多条第二导线，其中，在第二沟槽中的每个沟槽中形成第二导线中的每条导线。此外，第一导线包括具有第一体电阻率的第一材料，并且第二导线包括具有第二体电阻率的第二材料，其中，第一体电阻率和第二体电阻率不同。
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公开(公告)号：CN107004760B
公开(公告)日：2020-11-03
申请号：CN201480083526.9
申请日：2014-12-18
Applicant: 英特尔公司
Abstract: 描述了一种方法，包括：在衬底或模板上形成磁体，所述磁体具有界面；在所述磁体的界面上形成非磁体导电材料的第一层，使得原位形成所述磁体和非磁体导电材料的层。描述了一种装置，包括：形成在衬底或模板上的磁体，所述磁体在结晶、电磁或热力条件下形成，所述磁体具有界面；以及形成在磁体的界面上的非磁体导电材料的第一层，使得原位形成所述磁体和所述非磁体导电材料的层。
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Patent Agency Ranking
公开(公告)号：CN104813446B
公开(公告)日：2017-08-08
申请号：CN201380062154.7
申请日：2013-12-16
Applicant: 英特尔公司
IPC: H01L21/28
CPC classification number: H01L21/76841 , H01L21/288 , H01L21/76843 , H01L21/76847 , H01L21/76871 , H01L21/76877 , H01L21/76879 , H01L21/76883 , H01L23/485 , H01L23/5226 , H01L23/53261 , H01L23/53266 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明描述了包括钴的金属互连和形成包括钴的金属互连的方法。在实施例中，包括钴的金属互连包括设置在衬底上的电介质层、形成在所述电介质层中以使所述衬底被露出的开口。实施例还包括设置在所述衬底之上的晶种层、以及形成在所述开口内和所述晶种层的表面上的包括钴的填充材料。
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公开(公告)号：CN104813446A
公开(公告)日：2015-07-29
申请号：CN201380062154.7
申请日：2013-12-16
Applicant: 英特尔公司
IPC: H01L21/28
CPC classification number: H01L21/76841 , H01L21/288 , H01L21/76843 , H01L21/76847 , H01L21/76871 , H01L21/76877 , H01L21/76879 , H01L21/76883 , H01L23/485 , H01L23/5226 , H01L23/53261 , H01L23/53266 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明描述了包括钴的金属互连和形成包括钴的金属互连的方法。在实施例中，包括钴的金属互连包括设置在衬底上的电介质层、形成在所述电介质层中以使所述衬底被露出的开口。实施例还包括设置在所述衬底之上的晶种层、以及形成在所述开口内和所述晶种层的表面上的包括钴的填充材料。
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公开(公告)号：CN109997156B
公开(公告)日：2023-09-08
申请号：CN201680091151.X
申请日：2016-12-27
Applicant: 英特尔公司
Inventor： J·M·罗伯茨 , A·A·埃尔谢尔比尼 , S·利夫 , J·M·斯旺 , R·考迪罗 , Z·R·约斯科维茨 , N·K·托马斯 , R·皮拉里塞泰 , H·C·乔治 , J·S·克拉克
Abstract: 本文公开的一种超导量子位器件封装包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯包括量子器件，所述量子器件包括：在管芯的第一面上的多个超导量子位和多个谐振器，以及耦合在管芯的第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。封装衬底的第二面还包括导电触点。器件封装还包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，其将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点耦合。
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公开(公告)号：CN113809003A
公开(公告)日：2021-12-17
申请号：CN202111073470.7
申请日：2014-09-25
Applicant: 英特尔公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明描述了一种电介质层和形成所述电介质层的方法。在电介质层中限定了开口，并且在所述开口内沉积了导线，其中，所述导线包括被护套材料包围的芯材料，其中，所述护套材料呈现出第一电阻率ρ1，并且所述芯材料呈现出第二电阻率ρ2，并且ρ2小于ρ1。
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