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公开(公告)号：CN110957322B
公开(公告)日：2022-09-20
申请号：CN201910512187.6
申请日：2019-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11517 , H01L27/11521 , H01L27/11558
Abstract: 本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与擦除栅极和字线相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。由于焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的字线侧和擦除栅极侧之间扩展。本发明的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。
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公开(公告)号：CN110957326B
公开(公告)日：2022-09-06
申请号：CN201910870363.3
申请日：2019-09-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11526 , H01L27/11568 , H01L27/11573 , H01L23/50
Abstract: 本申请的各个实施例涉及一种集成存储器芯片，包括具有带状单元架构的存储器阵列，该带状单元架构减少了不同带状单元类型的数量并且减小了带状线密度。在一些实施例中，存储器阵列限于三种不同类型的带状单元：源极线/擦除栅极(SLEG)带状单元；控制栅极/字线(CGWL)带状单元；和字线带状单元。少量不同的带状单元类型简化了存储器阵列的设计，并且还简化了相应互连结构的设计。此外，在一些实施例中，三种不同的带状单元类型将字线、擦除栅极和控制栅极电耦合到互连结构的不同金属化层中的相应带状线。通过在不同的金属化层之间铺展带状线，减小了带状线密度。本发明的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN110957323A
公开(公告)日：2020-04-03
申请号：CN201910916823.1
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521 , H01L27/115
Abstract: 本申请的各个实施例涉及一种集成存储器芯片，集成存储器芯片具有用于减小漏电流的增强的器件区布局和扩大的字线蚀刻工艺窗口(例如，增强的字线蚀刻弹性)。在一些实施例中，集成存储器芯片包括衬底、控制栅极、字线和隔离结构。衬底包括第一源极/漏极区。控制栅极和字线位于衬底上。子线位于第一源极/漏极区和控制栅极之间并且与第一源极/漏极区和控制栅极相邻，并且沿着字线的长度伸长。隔离结构延伸到衬底中并且具有第一隔离结构侧壁。第一隔离结构侧壁沿着字线的长度横向延伸并且位于字线下面。本发明的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN115528037A
公开(公告)日：2022-12-27
申请号：CN202210548119.7
申请日：2022-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
Abstract: 本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。
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公开(公告)号：CN108807395B
公开(公告)日：2021-07-06
申请号：CN201711282621.3
申请日：2017-12-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
Abstract: 半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在第一介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间的第二介电层、设置在堆叠结构的相对侧上的侧壁间隔件，该堆叠结构包括包括浮置栅极、第二介电层和控制栅极，以及分别设置在堆叠结构的侧上的擦除栅极和选择栅极。擦除栅极的上表面和与擦除栅极接触的侧壁间隔件的一个在擦除栅极的上表面和侧壁间隔件的一个的接触点处形成角度θ1，其中，从擦除栅极的上表面测量，‑90°
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公开(公告)号：CN112164694A
公开(公告)日：2021-01-01
申请号：CN202011035774.X
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11524 , H01L27/11529 , H01L27/11531 , H01L27/24 , H01L29/423 , H01L45/00 , H01L21/28 , H01L21/3105 , H01L23/31 , H01L27/11548
Abstract: 本发明的实施例涉及一种半导体器件，包括：非易失性存储器单元区；逻辑区；伪区，位于所述非易失性存储器单元区和所述逻辑区之间；以及接地区域，位于所述伪区和所述逻辑区之间，其中，所述伪区不包含位于所述非易失性存储器单元区和所述逻辑区之间的坝结构。
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公开(公告)号：CN110957323B
公开(公告)日：2021-12-28
申请号：CN201910916823.1
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11519 , H01L27/11521
Abstract: 本申请的各个实施例涉及一种集成存储器芯片，集成存储器芯片具有用于减小漏电流的增强的器件区布局和扩大的字线蚀刻工艺窗口(例如，增强的字线蚀刻弹性)。在一些实施例中，集成存储器芯片包括衬底、控制栅极、字线和隔离结构。衬底包括第一源极/漏极区。控制栅极和字线位于衬底上。子线位于第一源极/漏极区和控制栅极之间并且与第一源极/漏极区和控制栅极相邻，并且沿着字线的长度伸长。隔离结构延伸到衬底中并且具有第一隔离结构侧壁。第一隔离结构侧壁沿着字线的长度横向延伸并且位于字线下面。本发明的实施例还涉及集成芯片及其形成方法。
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公开(公告)号：CN108183105B
公开(公告)日：2020-12-22
申请号：CN201711215262.X
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/11529 , H01L27/11531
Abstract: 制造非易失性存储器半导体器件的方法，包括在半导体衬底的非易失性存储器单元区上形成多个存储器单元，并且在多个存储器单元上方形成导电层。在多个存储器单元上方形成具有小于约1.2厘泊的粘度的平坦化材料的第一平坦化层。对第一平坦化层和导电层实施平坦化操作，从而去除第一平坦化层的上部区域和导电层的上部区域。完全地去除存储器单元之间的导电层的下部区域的部分。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN110504268A
公开(公告)日：2019-11-26
申请号：CN201910117445.0
申请日：2019-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/11529
Abstract: 本发明实施例涉及一种半导体装置及减低半导体装置中扭结效应的方法。在一些实施例中，提供一种用于形成半导体装置的方法。所述方法包含在半导体衬底上方形成垫堆叠，其中所述垫堆叠包含下垫层及上垫层。在所述半导体衬底中形成具有在第一方向上通过所述垫堆叠分离的一对隔离区段的隔离结构。去除所述上垫以形成开口，其中所述隔离区段分别具有在所述开口中按第一角度倾斜的相对侧壁。执行第一蚀刻，其在所述开口中部分去除所述下垫层及隔离区段，因此所述相对侧壁按大于所述第一角度的第二角度倾斜。执行第二蚀刻以修圆所述相对侧壁且从所述开口去除所述下垫层。在所述开口中形成浮动栅极。
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公开(公告)号：CN107623005A
公开(公告)日：2018-01-23
申请号：CN201710566906.3
申请日：2017-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11526
Abstract: 一种半导体器件包括非易失性存储器和逻辑电路。所述非易失性存储器包括堆叠结构，该堆叠结构包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；擦除栅极线；以及字线。所述逻辑电路包括场效应晶体管，该场效应晶体管包括栅电极。所述字线包括突起，并且所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。所述字线和所述栅电极由多晶硅形成。本发明还提供了半导体器件的制造方法。
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