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公开(公告)号：CN112713156A
公开(公告)日：2021-04-27
申请号：CN202011139401.7
申请日：2020-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 在一些实施例中，本发明涉及一种集成芯片，所述集成芯片包括半导体装置、多晶硅隔离结构以及第一绝缘体衬垫及第二绝缘体衬垫。半导体装置设置在衬底的前侧上。多晶硅隔离结构连续地环绕半导体装置且从衬底的前侧朝衬底的后侧延伸。第一绝缘体衬垫及第二绝缘体衬垫分别环绕多晶硅隔离结构的第一最外侧壁及第二最外侧壁。衬底包括布置在第一绝缘体衬垫与第二绝缘体衬垫之间的单晶态小平面。单晶态小平面的顶部位于多晶硅隔离结构的最底表面、第一绝缘体衬垫的最底表面及第二绝缘体衬垫的最底表面上方。本发明也涉及一种形成隔离结构的方法。本发明在集成到同一衬底上的各种半导体装置之间提供可靠的电隔离。
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公开(公告)号：CN115528037A
公开(公告)日：2022-12-27
申请号：CN202210548119.7
申请日：2022-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521
Abstract: 本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。
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Patent Agency Ranking
公开(公告)号：CN113675220A
公开(公告)日：2021-11-19
申请号：CN202110747971.2
申请日：2021-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。在一些实施例中，底部硅部分掺杂有硼。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113675220B
公开(公告)日：2024-09-13
申请号：CN202110747971.2
申请日：2021-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。在一些实施例中，底部硅部分掺杂有硼。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN112582429A
公开(公告)日：2021-03-30
申请号：CN202011055346.3
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各个实施例针对一种用于形成具有厚器件层和厚绝缘体层的绝缘体上半导体(SOI)衬底的方法。在一些实施例中，该方法包括形成覆盖处理衬底的绝缘体层，以及在牺牲衬底上外延形成器件层。将牺牲衬底接合到处理衬底，使得器件层和绝缘体层位于牺牲衬底和处理衬底之间，并且去除牺牲衬底。去除包括对牺牲衬底执行蚀刻，直到到达器件层。因为器件层是通过外延形成的并且转移到处理衬底，所以器件层可以形成为具有较大的厚度。此外，因为外延不受绝缘体层的厚度的影响，所以绝缘体层可以形成为具有较大的厚度。本发明的实施例还涉及绝缘体上半导体(SOI)衬底及其形成方法、集成电路。
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公开(公告)号：CN112713156B
公开(公告)日：2025-03-18
申请号：CN202011139401.7
申请日：2020-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D86/00 , H01L21/762
Abstract: 在一些实施例中，本发明涉及一种集成芯片，所述集成芯片包括半导体装置、多晶硅隔离结构以及第一绝缘体衬垫及第二绝缘体衬垫。半导体装置设置在衬底的前侧上。多晶硅隔离结构连续地环绕半导体装置且从衬底的前侧朝衬底的后侧延伸。第一绝缘体衬垫及第二绝缘体衬垫分别环绕多晶硅隔离结构的第一最外侧壁及第二最外侧壁。衬底包括布置在第一绝缘体衬垫与第二绝缘体衬垫之间的单晶态小平面。单晶态小平面的顶部位于多晶硅隔离结构的最底表面、第一绝缘体衬垫的最底表面及第二绝缘体衬垫的最底表面上方。本发明也涉及一种形成隔离结构的方法。本发明在集成到同一衬底上的各种半导体装置之间提供可靠的电隔离。
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公开(公告)号：CN115083998A
公开(公告)日：2022-09-20
申请号：CN202210007123.2
申请日：2022-01-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/763 , H01L27/11517
Abstract: 一种用于排除凹陷区形成的方法，其包括：形成一隔离层；形成一导电层，其与所述隔离层具有一上倾斜边界，使得所述导电层具有一部分，其位于所述隔离层在所述上倾斜边界处的一部分的上方；回蚀刻所述隔离层；以及在回蚀刻所述隔离层之后，回蚀刻所述导电层，使得经蚀刻的导电层的一顶表面是位于低于经蚀刻的隔离层的顶表面的一水平。
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