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公开(公告)号：CN113675220B
公开(公告)日：2024-09-13
申请号：CN202110747971.2
申请日：2021-07-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本文公开了用于高压绝缘体上半导体器件的深沟槽隔离结构。示例性深沟槽隔离结构围绕绝缘体上半导体衬底的有源区域。深沟槽隔离结构包括第一绝缘体侧壁间隔件、第二绝缘体侧壁间隔件以及设置在第一绝缘体侧壁间隔件和第二绝缘体侧壁间隔件之间的多层含硅隔离结构。多层含硅隔离结构包括设置在底部硅部分上方的顶部多晶硅部分。底部多晶硅部分由选择性沉积工艺形成，而顶部多晶硅部分由非选择性沉积工艺形成。在一些实施例中，底部硅部分掺杂有硼。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113629012A
公开(公告)日：2021-11-09
申请号：CN202110744042.6
申请日：2021-07-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 一种形成半导体器件的方法，包括：在衬底上方形成蚀刻停止层；在蚀刻停止层上方形成第一扩散阻挡层；在第一扩散阻挡层上方形成半导体器件层，半导体器件层包括晶体管；在半导体器件层的前侧的半导体器件层上方形成第一互连结构，第一互连结构电耦合至晶体管；将第一互连结构附接到载体；在附接之后去除衬底、蚀刻停止层和第一扩散阻挡层；在去除之后，在半导体器件层的背侧处形成第二互连结构。
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公开(公告)号：CN113380635A
公开(公告)日：2021-09-10
申请号：CN202110060982.3
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/66 , H01L21/67 , H01L23/544
Abstract: 本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。
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公开(公告)号：CN106601904B
公开(公告)日：2019-12-20
申请号：CN201610648445.X
申请日：2016-08-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法包括图案化金属层以形成多个底电极部件，通过视线沉积工艺形成磁性隧道结(MTJ)堆叠件使得在底电极部件上形成MTJ堆叠件的第一部分，并且在与底电极部件的顶面不同的水平上形成MTJ堆叠件的第二部分，以及实施去除工艺以去除MTJ堆叠件的第二部分而留下基本完整的MTJ堆叠件的第一部分。本发明的实施例还涉及磁性隧道结器件及其形成方法。
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公开(公告)号：CN106098743A
公开(公告)日：2016-11-09
申请号：CN201510735478.3
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/306 , B81B7/02
Abstract: 本发明实施例提供了一种用于实施高纵横比蚀刻的方法。提供了一种具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，顶部宽度约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。也提供了具有高纵横比开口的半导体结构。本发明实施例涉及上部不变宽的高纵横比蚀刻。
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Patent Agency Ranking
公开(公告)号：CN113380791B
公开(公告)日：2025-03-14
申请号：CN202010651825.5
申请日：2020-07-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例涉及包括沟槽电容器的半导体器件，沟槽电容器包括多个横向突起部。在一些实施例中，沟槽电容器包括位于衬底之上的介电结构。介电结构可包括上覆在衬底上的多个介电层。介电结构可包括多个横向凹陷部。在一些实施例中，所述多个横向突起部朝所述多个横向凹陷部延伸且填充所述多个横向凹陷部。通过形成具有填充所述多个横向凹陷部的所述多个横向突起部的沟槽电容器，在不增加沟槽的深度的情况下增加电容器的表面积。因此，可在不必增加沟槽的深度的情况下，且因此在不必增加半导体器件的大小的情况下获得更大的电容值。
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公开(公告)号：CN115497795A
公开(公告)日：2022-12-20
申请号：CN202210067015.4
申请日：2022-01-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32 , H01L21/683 , H01L21/3065
Abstract: 在一些实施例中，本公开涉及工艺机台，其包括界定工艺腔的腔室壳体。工艺腔内有晶圆卡盘，晶圆卡盘配置为容置衬底。此外，钟罩结构设置在晶圆卡盘之上，使得钟罩结构的开口面向晶圆卡盘。等离子体线圈安置在钟罩结构之上。氧气源耦合到工艺腔并配置为将氧气输送到工艺腔。
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公开(公告)号：CN111261576B
公开(公告)日：2022-09-23
申请号：CN201911205419.X
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。
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公开(公告)号：CN107302051B
公开(公告)日：2022-06-24
申请号：CN201610768086.1
申请日：2016-08-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了半导体结构及其制造方法。半导体结构包括底电极通孔(BEVA)、位于BEVA上的再生层以及位于再生层上方的磁性隧道结(MTJ)层。BEVA包括位于BEVA的沟槽的底部和侧壁上方的衬垫层以及位于衬垫层上方的电镀的铜，填充BEVA的沟槽。再生层覆盖衬垫层的顶面和电镀的铜的顶面。
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公开(公告)号：CN106082108B
公开(公告)日：2018-05-04
申请号：CN201510736299.1
申请日：2015-11-03
Applicant: 台湾积体电路制造股份有限公司
IPC: B81C1/00
CPC classification number: B81C1/00595 , B81B7/007 , B81B2201/0235 , B81B2201/0242 , B81B2201/0264 , B81B2201/0271 , B81B2201/0292 , B81B2203/0109 , B81C1/00357 , B81C1/00801 , B81C2201/0132
Abstract: 本发明提供了一种形成IC(集成电路)器件的方法。方法包括：接收第一晶圆，第一晶圆包括第一衬底并且包括设置在其上表面上的等离子体反射层。等离子体反射层配置为从其反射等离子体。在第二晶圆的下表面上形成介电保护层，其中，第二晶圆包括第二衬底。将第二晶圆接合至第一晶圆，从而在等离子体反射层和介电保护层之间形成腔体。利用等离子体实施蚀刻工艺以形成从第二晶圆的上表面延伸并且穿过介电保护层进入腔体内的开口。也提供了通过上述方法形成的结构。本发明实施例涉及用于减少背侧硅损坏的结构。
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