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公开(公告)号：CN106328583B
公开(公告)日：2021-03-05
申请号：CN201510799665.8
申请日：2015-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明涉及形成金属互连层的改进的方法以减小空隙和提高可靠性以及相关的器件。在一些实施例中，介电层形成在半导体衬底上方并且具有布置在介电层内的开口。使用化学汽相沉积(CVD)工艺在开口的表面上形成金属晶种层。然后在金属晶种层上镀金属层以填充开口。使用CVD工艺形成金属晶种层为晶种层提供良好的均匀性，这允许填充介电层中的高高宽比的开口而没有空隙或夹断。本发明的实施例还涉及CVD金属晶种层。
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公开(公告)号：CN108231667A
公开(公告)日：2018-06-29
申请号：CN201711295814.2
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供半导体装置结构及其形成方法。上述方法包含将半导体基底置于物理气相沉积腔室内。上述方法也包含导入等离子体形成气体至物理气相沉积腔室内，其中等离子体形成气体含有含氧气体。上述方法还包含施加射频功率至位于物理气相沉积腔室内的金属靶，以激发等离子体形成气体而产生等离子体。此外，上述方法包含将等离子体导向位于物理气相沉积腔室内的金属靶，使得蚀刻停止层形成于半导体基底上。
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公开(公告)号：CN106328583A
公开(公告)日：2017-01-11
申请号：CN201510799665.8
申请日：2015-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明涉及形成金属互连层的改进的方法以减小空隙和提高可靠性以及相关的器件。在一些实施例中，介电层形成在半导体衬底上方并且具有布置在介电层内的开口。使用化学汽相沉积(CVD)工艺在开口的表面上形成金属晶种层。然后在金属晶种层上镀金属层以填充开口。使用CVD工艺形成金属晶种层为晶种层提供良好的均匀性，这允许填充介电层中的高宽比的开口而没有空隙或夹断。本发明的实施例还涉及CVD金属晶种层。
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公开(公告)号：CN111261576B
公开(公告)日：2022-09-23
申请号：CN201911205419.X
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。
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公开(公告)号：CN112992860A
公开(公告)日：2021-06-18
申请号：CN202110190127.4
申请日：2015-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本发明涉及形成金属互连层的改进的方法以减小空隙和提高可靠性以及相关的器件。在一些实施例中，介电层形成在半导体衬底上方并且具有布置在介电层内的开口。使用化学汽相沉积(CVD)工艺在开口的表面上形成金属晶种层。然后在金属晶种层上镀金属层以填充开口。使用CVD工艺形成金属晶种层为晶种层提供良好的均匀性，这允许填充介电层中的高高宽比的开口而没有空隙或夹断。本发明的实施例还涉及CVD金属晶种层。
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Patent Agency Ranking
公开(公告)号：CN104564597B
公开(公告)日：2018-04-27
申请号：CN201410004965.8
申请日：2014-01-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 苏伦德拉·巴布·阿南塔洛曼 , 杨文成 , 高宗恩 , 卢一斌 , 秦威
CPC classification number: F04B37/08 , F04B37/085
Abstract: 本发明提供了具有纳米结构材料的超高真空低温泵装置。本发明的低温泵装置包括纳米结构材料以实现超高真空度。纳米结构材料可以与吸附材料或者固定粘合层混合，固定粘合层用于固定吸附材料。纳米结构材料的良好的热导性和吸附性能有助于降低工作温度并且延长低温泵的再生周期。
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公开(公告)号：CN111261576A
公开(公告)日：2020-06-09
申请号：CN201911205419.X
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。
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公开(公告)号：CN106356331B
公开(公告)日：2020-03-20
申请号：CN201510849444.7
申请日：2015-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明的一些实施例涉及一种制造集成电路器件的方法。在该方法中，在衬底上方形成介电层。介电层包括布置在介电层内的开口。沿着开口的底部和侧壁表面形成第一钴衬垫。在第一钴衬垫的暴露的表面上形成阻挡衬垫。在开口中并且在阻挡衬垫上方形成块状钴层以填充开口的剩余空间。本发明实施例涉及钴互连件技术。
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公开(公告)号：CN108231875A
公开(公告)日：2018-06-29
申请号：CN201710741292.8
申请日：2017-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/336 , H01L29/78 , H01L29/40
CPC classification number: H01L21/28132 , H01L21/28079 , H01L21/28114 , H01L29/0847 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/401 , H01L29/42356 , H01L29/785
Abstract: 本揭露涉及具有低介电常数间隔物的半导体结构及其制造方法。本发明实施例提供一种半导体结构，其包含：半导体鳍片；金属栅极，其位于所述半导体鳍片上方；及侧壁间隔物，其是由包围所述金属栅极的对置侧壁的低介电常数电介质组成。所述侧壁间隔物的一部分包括锥形轮廓，其具有朝向顶部部分的所述对置侧壁的较大间距，及朝向所述侧壁间隔物的底部部分的所述对置侧壁的较窄间距。本发明实施例还提供一种制造半导体装置的方法。所述方法包含：使多晶硅条形成于半导体鳍片上方；形成包围所述多晶硅条的长侧的氮化物侧壁间隔物；使凸起源极/漏极区域形成于所述半导体鳍片中；及形成包围所述氮化物侧壁间隔物的碳氮化物蚀刻停止层。
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公开(公告)号：CN106356331A
公开(公告)日：2017-01-25
申请号：CN201510849444.7
申请日：2015-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/532
Abstract: 本发明的一些实施例涉及一种制造集成电路器件的方法。在该方法中，在衬底上方形成介电层。介电层包括布置在介电层内的开口。沿着开口的底部和侧壁表面形成第一钴衬垫。在第一钴衬垫的暴露的表面上形成阻挡衬垫。在开口中并且在阻挡衬垫上方形成块状钴层以填充开口的剩余空间。本发明实施例涉及钴互连件技术。
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