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Patent Agency Ranking
公开(公告)号：CN113380635A
公开(公告)日：2021-09-10
申请号：CN202110060982.3
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/66 , H01L21/67 , H01L23/544
Abstract: 本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。
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公开(公告)号：CN110634728B
公开(公告)日：2022-01-04
申请号：CN201910433405.7
申请日：2019-05-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例指向一种以低对准误差及高生产量进行工件级对准的方法。在一些实施例中，所述方法包括：基于来自成像装置的反馈将第一工件上的第一对准标记对准所述成像装置的视场(FOV)，并进一步基于来自所述成像装置的反馈将第二工件上的第二对准标记对准所述第一对准标记。在所述第一对准标记的所述对准期间，所述第二工件处于所述视场外。所述第二对准标记的所述对准是在不将所述第一对准标记移动出所述视场的情况下执行。此外，在所述第二对准标记的所述对准期间，所述成像装置观察所述第二对准标记，且进一步穿过所述第二工件观察所述第一对准标记。所述成像装置可例如利用反射红外辐射执行成像。
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公开(公告)号：CN113380635B
公开(公告)日：2024-08-13
申请号：CN202110060982.3
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/66 , H01L21/67 , H01L23/544
Abstract: 本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。
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公开(公告)号：CN110634728A
公开(公告)日：2019-12-31
申请号：CN201910433405.7
申请日：2019-05-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例指向一种以低对准误差及高生产量进行工件级对准的方法。在一些实施例中，所述方法包括：基于来自成像装置的反馈将第一工件上的第一对准标记对准所述成像装置的视场(FOV)，并进一步基于来自所述成像装置的反馈将第二工件上的第二对准标记对准所述第一对准标记。在所述第一对准标记的所述对准期间，所述第二工件处于所述视场外。所述第二对准标记的所述对准是在不将所述第一对准标记移动出所述视场的情况下执行。此外，在所述第二对准标记的所述对准期间，所述成像装置观察所述第二对准标记，且进一步穿过所述第二工件观察所述第一对准标记。所述成像装置可例如利用反射红外辐射执行成像。
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公开(公告)号：CN115497860A
公开(公告)日：2022-12-20
申请号：CN202210080289.7
申请日：2022-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68
Abstract: 本发明的各种实施例提供一种针对一种用于形成半导体结构的方法。该方法包括将第一晶圆和第二晶圆装载到接合平台上，使得第二晶圆覆盖第一晶圆。借助于多个晶圆销执行对齐工艺，以在第一晶圆上对齐第二晶圆，其中在对准工艺期间，多个第一参数与晶圆销相关联。接合第二晶圆至第一晶圆。借助于多个晶圆销在第一晶圆和第二晶圆上进行叠置(OVL)量测工艺，其中在对齐工艺期间，多个第二参数与晶圆销相关联。基于在对齐工艺期间与晶圆销相关联的第一参数与在叠置量测工艺期间与晶圆销相关联的第二参数之间的比较，来确定第一晶圆和第二晶圆之间的叠置偏移量。本发明可以提高半导体组件的效能和可靠度或提高半导体制造工艺良率。
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