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公开(公告)号：CN113451507B
公开(公告)日：2025-05-02
申请号：CN202110055248.8
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 本发明的各种实施例是关于一种电阻式随机存取存储器器件、用于形成其的方法及集成芯片，所述电阻式随机存取存储器器件包含上覆衬底的数据存储结构。底部电极上覆衬底且顶部电极上覆底部电极。数据存储结构设置于底部电极与顶部电极之间。数据存储结构包括掺杂有第一掺杂物及第二掺杂物的介电材料，其中第一掺杂物与第二掺杂物不同。
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公开(公告)号：CN114709167A
公开(公告)日：2022-07-05
申请号：CN202110858673.0
申请日：2021-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 一种半导体器件的制造方法包括：在衬底之上形成介电层以及将介电层图案化以在介电层中形成开口。此外，在介电层的开口内形成导电材料。执行平坦化工艺，以移除导电材料的布置在介电层之上的部分，从而在介电层的开口内形成导电特征。在导电特征的上表面上形成抗氧化层，然后移除抗氧化层。
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公开(公告)号：CN113809045A
公开(公告)日：2021-12-17
申请号：CN202011422801.9
申请日：2020-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本公开提供一种半导体结构，其包括用于增强金属‑电介质粘附性并防止金属扩散的自组装单层。所述半导体结构包括衬底及位于衬底上的第一介电层。接触结构嵌置在第一介电层中且包括导电线。所述半导体结构还包括位于导电线上的自组装单层以及位于第一介电层及导电线上的第二介电层。自组装单层化学接合到导电线及第二介电层。
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公开(公告)号：CN104576637B
公开(公告)日：2017-09-26
申请号：CN201410553385.4
申请日：2014-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528 , H01L21/768 , H01L23/52
CPC classification number: H01L21/76883 , H01L21/76805 , H01L23/291 , H01L23/293 , H01L23/3192 , H01L23/538 , H01L23/5385 , H01L23/562 , H01L24/05 , H01L24/06 , H01L24/08 , H01L24/10 , H01L24/18 , H01L24/80 , H01L24/89 , H01L25/043 , H01L25/0657 , H01L25/0756 , H01L25/50 , H01L2224/03616 , H01L2224/05124 , H01L2224/05147 , H01L2224/05547 , H01L2224/05624 , H01L2224/05647 , H01L2224/05655 , H01L2224/05684 , H01L2224/80097 , H01L2224/80201 , H01L2224/80357 , H01L2224/80895 , H01L2224/80896 , H01L2224/80948 , H01L2225/06513 , H01L2924/01029 , H01L2924/01322 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供了3D集成电路及其形成方法。一种集成电路结构包括封装组件，该封装组件进一步包括具有第一孔隙率的非多孔介电层和位于该非多孔介电层上方并与该非多孔介电层接触的多孔介电层，其中多孔介电层的第二孔隙率高于第一孔隙率。接合焊盘穿透非多孔介电层和多孔介电层。介电势垒层位于多孔介电层上方并与多孔介电层接触。通过介电势垒层而暴露接合焊盘。介电势垒层具有平坦顶面。接合焊盘的平坦顶面高于介电势垒层的底面。
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公开(公告)号：CN113113412B
公开(公告)日：2025-01-14
申请号：CN202110162266.6
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 在一些实施例中，本公开涉及一种集成芯片。该集成芯片包括设置在衬底上方的底部电极和设置在底部电极上方的顶部电极。铁电切换层布置在底部电极和顶部电极之间。铁电切换层配置为基于施加到底部电极或顶部电极的一个或多个电压改变极化。晶种层布置在底部电极和顶部电极之间。晶种层和铁电切换层具有非单斜晶相。本申请的实施例还涉及形成集成芯片的方法。
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Patent Agency Ranking
公开(公告)号：CN113314502B
公开(公告)日：2024-08-23
申请号：CN202110184671.8
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 提供了界面层，该界面层将亲水层间电介质结合至疏水间隙填充电介质。疏水间隙填充电介质在设置在半导体衬底上方的两个金属互连层之间的器件阵列中的器件之间的间隙上方延伸并且填充间隙，并且是可流动CVD工艺的产物。界面层提供了亲水上表面，层间电介质粘附至该亲水上表面上。可选地，界面层也是可流动CVD工艺的产物。可选地，界面层可以是氮化硅或亲水的另一电介质。界面层的晶圆接触角(WCA)可以介于疏水电介质的WCA和层间电介质的WCA之间。本发明的实施例还涉及集成电路器件及其形成方法。
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公开(公告)号：CN113675202B
公开(公告)日：2024-06-07
申请号：CN202110256000.8
申请日：2021-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 方法包括形成底部电极层，以及在底部电极层上方沉积第一铁电层。第一铁电层是非晶的。在第一铁电层上方沉积第二铁电层，并且第二铁电层具有多晶结构。该方法还包括在第二铁电层上方沉积第三铁电层，其中，第三铁电层是非晶的，在第三铁电层上方沉积顶部电极层，以及图案化顶部电极层、第三铁电层、第二铁电层、第一铁电层和底部电极层，以形成铁电随机存取存储器单元。本申请的实施例还涉及铁电随机存取存储器(FeRAM)器件及其形成方法。
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公开(公告)号：CN113113533A
公开(公告)日：2021-07-13
申请号：CN202110255835.1
申请日：2021-03-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的各个实施例涉及存储器单元，该存储器单元包括设置在顶部电极与底部电极之间的数据存储结构。该数据存储结构包括覆盖在底部电极上的下部交换层和覆盖在下部交换层上的上部交换层。下部交换层包括掺杂有第一掺杂剂的介电材料。本申请的实施例还涉及集成芯片、存储器件及其形成方法。
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公开(公告)号：CN113113412A
公开(公告)日：2021-07-13
申请号：CN202110162266.6
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507
Abstract: 在一些实施例中，本公开涉及一种集成芯片。该集成芯片包括设置在衬底上方的底部电极和设置在底部电极上方的顶部电极。铁电切换层布置在底部电极和顶部电极之间。铁电切换层配置为基于施加到底部电极或顶部电极的一个或多个电压改变极化。晶种层布置在底部电极和顶部电极之间。晶种层和铁电切换层具有非单斜晶相。本申请的实施例还涉及形成集成芯片的方法。
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公开(公告)号：CN107297681B
公开(公告)日：2021-06-15
申请号：CN201710173051.8
申请日：2017-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: B24B37/32
Abstract: 本发明实施例揭示一种晶片载体组合件。晶片载体组合件包含晶片载体及流体通路。所述晶片载体包括保持器环，所述保持器环限定晶片容纳空间。所述流体通路位于所述晶片载体内侧。所述流体通路包含入口及至少一出口，所述出口用以将流体施配到所述晶片容纳空间中。
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