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公开(公告)号：CN113314562B
公开(公告)日：2024-12-24
申请号：CN202110216409.7
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及具有延伸的上部电极的磁阻随机存取存储器(MRAM)单元及其形成方法。在一些实施例中，MRAM单元具有布置在导电下部电极上方的磁性隧道结(MTJ)。两个保护层依次围绕MTJ的侧壁。两个保护层彼此之间具有蚀刻选择性。本申请的实施例还涉及集成电路和形成集成电路的方法。
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公开(公告)号：CN113394274B
公开(公告)日：2024-07-12
申请号：CN202110276521.X
申请日：2021-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L23/538 , H01L27/088 , H01L21/768 , H01L21/8234 , H01L21/28
Abstract: 本发明的各种实施例针对一种将平面场效应晶体管(FET)与鳍式场效应晶体管(finFET)一起嵌入的方法。对半导体衬底进行图案化以限定台面和鳍。形成覆盖半导体衬底并围绕台面和鳍的沟槽隔离结构。在台面上而不是在鳍上形成第一栅介电层。在形成第一栅介电层之后使沟槽隔离结构在鳍而不是台面周围凹陷。沉积在台面处覆盖第一栅介电层并进一步覆盖鳍的第二栅介电层。形成在台面处覆盖第一栅介电层和第二栅介电层并部分地限定平面FET的第一栅电极。形成在鳍处覆盖第二栅介电层并部分地限定finFET的第二栅电极。本发明的实施例还涉及一种集成电路及其形成方法。
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公开(公告)号：CN116419574A
公开(公告)日：2023-07-11
申请号：CN202310131134.6
申请日：2023-02-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了一种形成存储器器件的方法。根据本公开的方法包括在第一晶圆中形成多个晶体管并在第二晶圆中形成存储器阵列。第一晶圆的第一表面包括电耦接到晶体管的第一多个接合焊盘。存储器阵列包括多个铁电隧道结(FTJ)堆叠件。第二晶圆的第二表面包括电耦接到FTJ堆叠件的第二多个接合焊盘。该方法还包括对第二晶圆中的FTJ堆叠件执行热处理，并且在执行热处理之后，将第一晶圆的第一表面与第二晶圆的第二表面接合。晶体管通过第一多个接合焊盘和第二多个接合焊盘耦接到存储器阵列。
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公开(公告)号：CN116387170A
公开(公告)日：2023-07-04
申请号：CN202310107975.3
申请日：2023-02-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/56 , H01L21/60 , H01L23/492 , H01L23/31
Abstract: 半导体封装件包括：第一晶圆，包括第一衬底；第一器件结构；以及第一接合层，具有第一接合焊盘的图案。第一接合层设置在第一衬底和第一器件结构上方。半导体封装件包括：第二晶圆，包括第二衬底；第二器件结构；以及第二接合层，具有第二接合焊盘的图案。第二接合层设置在第一接合层上方。第二器件结构设置在第二接合层上方。第二衬底设置在第二器件结构上方。第一接合焊盘每个与第二接合焊盘中的对应一个对准。第一器件结构通过第一接合焊盘中的至少一个和第二接合焊盘中的至少一个电耦合至第二器件结构。本申请的实施例还涉及用于形成半导体封装件的方法。
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公开(公告)号：CN107302052B
公开(公告)日：2023-06-02
申请号：CN201710228919.X
申请日：2017-04-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例公开了一种用于制造半导体结构的方法，该方法包括：提供衬底；在该衬底上方形成MRAM结构；在该MRAM结构上方形成第一介电层；在该第一介电层上方形成停止层；在该停止层上方形成第二介电层；以及在没有暴露MRAM结构的顶部电极的情况下，通过平坦化操作去除该第二介电层、该停止层以及去除该第一介电层的至少部分。本发明还公开了相关方法。本发明实施例涉及用于制造半导体结构的方法。
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公开(公告)号：CN115884660A
公开(公告)日：2023-03-31
申请号：CN202210820904.3
申请日：2022-07-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了半导体器件及其形成方法。公开了用于磁阻随机存取存储器(MRAM)的图案化磁隧道结(MTJ)的改进方法以及由其形成的半导体器件。在一个实施例中，一种方法包括：在半导体衬底上方沉积底部电极层；在底部电极层上方沉积MTJ膜堆叠件；在MTJ膜堆叠件上方沉积顶部电极层；图案化顶部电极层；实施第一蚀刻工艺，以图案化MTJ膜堆叠件；在MTJ膜堆叠件上实施第一修整工艺；在实施第一修整工艺之后，在MTJ堆叠件上方沉积第一间隔件层；以及在沉积第一间隔件层之后，实施第二蚀刻工艺，以图案化第一间隔件层、MTJ膜堆叠件、和底部电极层，以形成MRAM单元。
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公开(公告)号：CN110620174B
公开(公告)日：2022-11-18
申请号：CN201910523220.5
申请日：2019-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L43/08 , H01L43/02 , H01L23/552 , G11C11/16
Abstract: 在一些实施例中，本申请提供了存储器器件。存储器器件包括芯片，芯片上包括磁性随机存取存储器(MRAM)单元。磁场屏蔽结构包括至少部分地围绕芯片的导电或磁性材料。磁场屏蔽结构包括横向围绕芯片的侧壁区、从侧壁区向上延伸的上部区以及从侧壁区向下延伸的下部区。上部区和/或下部区的至少一个终止于芯片上方的开口。
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公开(公告)号：CN115249642A
公开(公告)日：2022-10-28
申请号：CN202210690792.4
申请日：2022-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/84 , H01L21/768
Abstract: 本揭示案的各种实施例是有关于集成晶片与其形成方法。集成晶片包括基板。基板包括金属层、设置于金属层上方的装置层、及垂直设置于金属层与装置层之间的绝缘层。半导体装置设置于装置层上。层间介电层设置于半导体装置及基板上方。
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公开(公告)号：CN114724614A
公开(公告)日：2022-07-08
申请号：CN202210179905.4
申请日：2022-02-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种磁铁组态系统与在磁阻式随机存取记忆体晶片中侦测磁穿隧接面矫顽磁力弱位元的方法，揭露的方法包括将含有磁阻式随机存取记忆体(magnetoresistive random‑access memory；MRAM)元件的半导体晶圆放置在第一磁场中，此第一磁场具有足以磁极化MRAM位元的强度且在晶圆的整个区域上具有实质均匀的场强度与方向。此方法还包括将晶圆放置在第二磁场中，此第二磁场有相反的场方向、在晶圆的整体区域上有实质均匀的场强度与方向与小于磁性反转MRAM位元的设计门槛。此方法还包括通过找出因暴露于第二磁场而被磁极反转的失效MRAM位元，判定失效MRAM位元存在。通过电性读取数据位元，或者由晶片探针读取MRAM元件的电压、电流、电阻等的一或多者还可以区分失效的MRAM位元。
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公开(公告)号：CN107302051B
公开(公告)日：2022-06-24
申请号：CN201610768086.1
申请日：2016-08-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了半导体结构及其制造方法。半导体结构包括底电极通孔(BEVA)、位于BEVA上的再生层以及位于再生层上方的磁性隧道结(MTJ)层。BEVA包括位于BEVA的沟槽的底部和侧壁上方的衬垫层以及位于衬垫层上方的电镀的铜，填充BEVA的沟槽。再生层覆盖衬垫层的顶面和电镀的铜的顶面。
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