公开(公告)号：CN112951921A

公开(公告)日：2021-06-11

申请号：CN202110231745.9

申请日：2015-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423 ,  H01L21/28

Abstract: 本发明提供一种制造FinFET的方法，方法包括在衬底上形成鳍结构。鳍结构包括上层，并且从隔离绝缘层暴露上层的一部分。在鳍结构的一部分上方形成栅极结构。在栅极结构和未被栅极结构覆盖的鳍结构上方形成非晶层。通过对非晶层进行部分地再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。在再结晶层上方形成源极和漏极电极层。本发明还提供一种半导体器件。

公开(公告)号：CN106935649B

公开(公告)日：2020-08-25

申请号：CN201610916200.0

申请日：2016-10-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨育佳 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  叶凌彦 ,  孙元成

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 半导体器件包括具有第一半导体材料的鳍。鳍包括源极/漏极(S/D)区域和沟道区域。S/D区域提供顶面和两个侧壁表面。S/D区域的宽度小于沟道区域的宽度。半导体器件还包括在S/D区域上方且具有掺杂的第二半导体材料的半导体膜。半导体膜提供分别地基本上平行于S/D区域的顶面和两个侧壁表面的顶面和两个侧壁表面。半导体器件还包括半导体膜的顶面和两个侧壁表面上方的且用于与S/D区域电通信的金属接触件。本发明的实施例还涉及形成场效应晶体管的方法。

公开(公告)号：CN106601742B

公开(公告)日：2019-09-24

申请号：CN201610719405.X

申请日：2016-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  让-皮埃尔·科林格

IPC: H01L27/11 ,  G11C11/413

Abstract: 提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器和位线之间的第一传输门晶体管和连接在第二反相器和互补位线之间的第二传输门晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下面。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。

公开(公告)号：CN109727870A

公开(公告)日：2019-05-07

申请号：CN201810736302.3

申请日：2018-07-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  卡洛斯·H·迪亚兹 ,  张智胜 ,  彭成毅 ,  叶凌彦

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/51

Abstract: 在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。形成第二金属层。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。第一金属层包括(111)取向的晶体层。本发明实施例涉及半导体器件及其制造方法。

公开(公告)号：CN105977255B

公开(公告)日：2019-04-26

申请号：CN201510724065.5

申请日：2015-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  杨育佳

IPC: H01L27/092 ,  H01L29/24 ,  H01L21/8238

Abstract: 本发明描述了器件和形成这样的器件的方法，器件具有当为块状时是半金属但是在器件中是半导体的材料。示例性结构包括衬底、第一源极/漏极接触区、沟道结构、栅极电介质、栅电极和第二源极/漏极接触区。衬底具有上表面。沟道结构连接至第一源极/漏极接触区并且位于第一源极/漏极接触区上方，并且沟道结构位于衬底的上表面上方。沟道结构具有在第一源极/漏极接触区之上延伸的侧壁。沟道结构包括含铋半导体材料。栅极电介质为沿着沟道结构的侧壁。栅电极为沿着栅极电介质。第二源极/漏极接触区连接至沟道结构并且位于沟道结构上方。本发明涉及具有为块状半金属的半导体材料的器件及其形成方法。

公开(公告)号：CN109427747A

公开(公告)日：2019-03-05

申请号：CN201711293943.8

申请日：2017-12-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭成毅 ,  何嘉政 ,  林铭祥 ,  张智胜 ,  卡洛斯·H·迪亚兹

IPC: H01L23/544 ,  H01L21/66

Abstract: 一种用于测量接触电阻的半导体测试装置包括：第一鳍结构，第一鳍结构的上部从隔离绝缘层凸出；外延层，分别形成在第一鳍结构的上部上；第一导电层，分别形成在外延层上；第一接触层，在第一点处设置在第一导电层上；第二接触层，在与第一点分开的第二点处设置在第一导电层上；第一焊盘，经由第一布线耦合到第一接触层；以及第二焊盘，经由第二布线耦合到第二接触层。半导体测试装置配置为通过在第一焊盘与第二焊盘之间施加电流来测量第一接触层与第一鳍结构之间的接触电阻。本发明还提供了半导体测试装置制造及使用半导体测试装置测量接触电阻的方法。

公开(公告)号：CN105470303B

公开(公告)日：2018-07-17

申请号：CN201510565924.0

申请日：2015-09-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卡洛斯·H·迪亚兹 ,  让-皮埃尔·科林格

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/78696 ,  H01L29/0657 ,  H01L29/1033 ,  H01L29/42392 ,  H01L29/51 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/78603 ,  H01L29/78642 ,  H01L29/78681

Abstract: 本发明公开了具有复合结构的半导体器件，该半导体器件包括沟道结构，该沟道结构具有：内芯杆，基本沿着半导体器件的沟道方向延伸；和外部套管层，设置在内芯杆上。内芯杆机械支撑半导体器件的沟道长度上的套管构件。本发明的实施例还涉及半导体器件的沟道结构。

公开(公告)号：CN107039278A

公开(公告)日：2017-08-11

申请号：CN201611021412.9

申请日：2016-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林群雄 ,  吴忠政 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  谢文兴 ,  许义明

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/08 ,  H01L29/10

Abstract: 本发明的实施例提供了一种形成半导体器件的方法，包括形成从衬底延伸的鳍。鳍具有源极/漏极(S/D)区和沟道区。鳍包括第一半导体层和第一半导体层上的第二半导体层。第一半导体层具有第一组分，且第二半导体层具有不同于第一组分的第二组分。该方法还包括从鳍的S/D区去除第一半导体层，从而使得第二半导体层的在S/D区中的第一部分悬置在间隔中。该方法还包括在S/D区中外延生长第三半导体层，第三半导体层围绕在第二半导体层的第一部分周围。本发明的实施例还提供了一种半导体器件。

公开(公告)号：CN106158867A

公开(公告)日：2016-11-23

申请号：CN201510736354.7

申请日：2015-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  郭大鹏

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/5226 ,  H01L27/0688 ,  H01L27/1108 ,  H01L29/04 ,  H01L29/0676 ,  H01L29/41741 ,  H01L29/45 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L27/1116

Abstract: 本发明提供了半导体器件及其制造方法。SRAM单元包括堆叠在第一垂直下拉晶体管上方的第一垂直上拉晶体管，并且堆叠在第二垂直下拉晶体管上方的第二垂直上拉晶体管。第一垂直上拉晶体管和第一垂直下拉晶体管的栅极通过第一通孔连接，同时所述第二垂直上拉晶体管和所述第二垂直下拉晶体管的栅极通过第二通孔连接。第一垂直上拉晶体管和第一垂直传输栅极晶体管的漏极通过第一导电迹线连接，而所述第二垂直上拉晶体管和所述第二垂直传输栅极晶体管的漏极通过第二导电迹线连接。第一垂直上拉晶体管的栅极通过第三通孔连接至第二导电迹线，而所述第二垂直上拉晶体管的栅极通过第四通孔连接至第一导电迹线。

公开(公告)号：CN105810681A

公开(公告)日：2016-07-27

申请号：CN201610018400.4

申请日：2016-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鵬 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  让-皮埃尔·科林格

IPC: H01L27/092 ,  H01L27/12 ,  H01L29/423 ,  H01L29/08

CPC classification number: H01L21/8221 ,  H01L21/823425 ,  H01L21/823487 ,  H01L21/823885 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/0688 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/4238 ,  H01L29/6653 ,  H01L29/66666 ,  H01L29/7827 ,  H01L27/1203 ,  H01L29/42356

Abstract: 本发明描述了堆叠器件和通过堆叠器件形成的电路。根据一些实施例，半导体柱从衬底垂直延伸。第一源极/漏极区域在半导体柱中。第一栅电极层横向环绕半导体柱并且垂直位于第一源极/漏极区域上方。第一栅极介电层夹置在第一栅电极层和半导体柱之间。第二源极/漏极区域在半导体柱中并且垂直位于第一栅电极层上方。第二源极/漏极区域连接至电源节点。第二栅电极层横向环绕半导体柱并且垂直位于第二源极/漏极区域上方。第二栅极介电层夹置在第二栅电极层和半导体柱之间。第三源极/漏极区域在半导体柱中并且垂直位于第二栅电极层上方。