公开(公告)号：CN101034721A

公开(公告)日：2007-09-12

申请号：CN200610129199.3

申请日：2006-09-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  宋弘政 ,  朱文定 ,  谢章仁 ,  高雅媜

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7885

Abstract: 本发明揭示一种分离栅极式存储单元及其形成方法。一浮置栅极设置在一衬底上并与其绝缘。衬底具有一有源区，它由一对形成在衬底内的隔离结构所分隔而成。浮置栅极设置在该对栅极结构之间且不与其上表面重叠。一上盖层设置在浮置栅极上。一控制栅极设置在浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。

公开(公告)号：CN119403128A

公开(公告)日：2025-02-07

申请号：CN202411417951.9

申请日：2024-10-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  陈世宪 ,  杨裕祥

IPC: H10B41/35

Abstract: 半导体器件包括非易失性存储器结构。与非易失性存储器结构耦合的半导体器件中的金属化层的布局被配置为在非易失性存储器结构中实现低电迁移可能性，特别是在与汽车和/或工业等苛刻应用相关的操作温度参数下。非易失性存储器结构与第一金属化层电耦合。第一金属化层将非易失性存储器结构与第二金属化层电耦合，第二金属化层被配置为用于非易失性存储器结构的写入位线金属化层。第一金属化层将非易失性存储器结构与第二金属化层上方的第三金属化层电耦合。第三金属化层被配置为用于非易失性存储器结构的读取位线金属化层。本申请的实施例还公开了形成半导体器件的方法。

公开(公告)号：CN109326601A

公开(公告)日：2019-02-12

申请号：CN201711275053.4

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林舜宽 ,  谢佳达 ,  黄成铭 ,  何企伟

IPC: H01L27/11521 ,  H01L27/11534

Abstract: 本发明涉及形成配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的方法。在一些实施例中，该方法可以通过在第一栅极结构上方和第二栅极结构上方沉积侧壁间隔件材料来实施。对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一栅极结构的第一中间侧壁间隔件并且形成围绕第二栅极结构的第二侧壁间隔件。在衬底上方形成掩模材料。第一中间侧壁间隔件的一部分从掩模材料向外突出，而第二侧壁间隔件由掩模材料完全覆盖。之后，对第一中间侧壁间隔件的从掩模材料向外突出的一部分实施第二蚀刻工艺以形成凹进至第一栅极结构的最上表面之下的第一侧壁间隔件。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN109326601B

公开(公告)日：2020-12-11

申请号：CN201711275053.4

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林舜宽 ,  谢佳达 ,  黄成铭 ,  何企伟

IPC: H01L27/11521 ,  H01L27/11534

Abstract: 本发明涉及形成配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的方法。在一些实施例中，该方法可以通过在第一栅极结构上方和第二栅极结构上方沉积侧壁间隔件材料来实施。对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一栅极结构的第一中间侧壁间隔件并且形成围绕第二栅极结构的第二侧壁间隔件。在衬底上方形成掩模材料。第一中间侧壁间隔件的一部分从掩模材料向外突出，而第二侧壁间隔件由掩模材料完全覆盖。之后，对第一中间侧壁间隔件的从掩模材料向外突出的一部分实施第二蚀刻工艺以形成凹进至第一栅极结构的最上表面之下的第一侧壁间隔件。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN101425516A

公开(公告)日：2009-05-06

申请号：CN200710167197.8

申请日：2007-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢章仁 ,  宋弘政 ,  朱文定 ,  黄成铭 ,  高雅真 ,  刘世昌 ,  罗际兴 ,  喻中一 ,  蔡嘉雄

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。

公开(公告)号：CN101055877A

公开(公告)日：2007-10-17

申请号：CN200710096160.0

申请日：2007-04-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士玮 ,  林春荣 ,  黄成铭 ,  谢章仁 ,  罗际兴 ,  喻中一 ,  许峰嘉 ,  杜友伦 ,  朱怡欣 ,  杨仁盛

IPC: H01L27/115 ,  H01L27/12 ,  H01L27/02 ,  H01L21/8247 ,  H01L21/84 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

Abstract: 本发明提供了一种半导体结构及其制造方法。首先，形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层。接着，形成栅极，其至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。

公开(公告)号：CN115528037A

公开(公告)日：2022-12-27

申请号：CN202210548119.7

申请日：2022-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  黄文铎 ,  杨世匡 ,  张煜群 ,  陈世宪 ,  杨裕祥 ,  许祐凌 ,  林佳盛 ,  刘珀玮 ,  施宏霖 ,  张玮玲

IPC: H01L27/11521

Abstract: 本揭露提供一种记忆体装置及其制造方法。记忆体装置包含在装置的记忆体区域及逻辑区域二者内的晶体管元件。在记忆体区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层、在第一氮化层上的第二氧化层及在第二氧化层上的第二氮化层。在逻辑区域内的晶体管元件包含侧壁间隙壁，其具有在栅极结构的侧表面上的第一氧化层、在第一氧化层上的第一氮化层及在第一氮化层上的第二氮化层。

公开(公告)号：CN101425516B

公开(公告)日：2012-06-13

申请号：CN200710167197.8

申请日：2007-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢章仁 ,  宋弘政 ,  朱文定 ,  黄成铭 ,  高雅真 ,  刘世昌 ,  罗际兴 ,  喻中一 ,  蔡嘉雄

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。

公开(公告)号：CN100490158C

公开(公告)日：2009-05-20

申请号：CN200710096160.0

申请日：2007-04-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士玮 ,  林春荣 ,  黄成铭 ,  谢章仁 ,  罗际兴 ,  喻中一 ,  许峰嘉 ,  杜友伦 ,  朱怡欣 ,  杨仁盛

IPC: H01L27/115 ,  H01L27/12 ,  H01L27/02 ,  H01L21/8247 ,  H01L21/84 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

Abstract: 本发明提供了一种半导体结构及其制造方法。首先，形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层。接着，形成栅极，其至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。

公开(公告)号：CN1228835C

公开(公告)日：2005-11-23

申请号：CN02127088.0

申请日：2002-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐德训 ,  宋弘政 ,  张立文 ,  陈汉平 ,  黄成铭 ,  高雅真

IPC: H01L21/8239 ,  H01L21/8246 ,  G11C16/00

Abstract: 一种抑制分离栅快闪存储单元位线漏电流的方法，上述存储单元由存储单元页为行列元素，每一存储单元页又以分离栅快闪存储单元为行列元素，当欲程序化时，选定的分离栅快闪存储单元所属的共用源极线施以源极程序化电压，其他的共用源极线施以至少0.5伏的电压，欲程序化的分离栅快闪存储单元所属的共用字线施以控制栅极程序化电压，其他的共用字线接地，共用位线施以漏极程序化电压，其他的共用字线施以漏极抑制程序化电压；本发明可以抑制分离栅快闪存储单元位线漏电流，而避免了字线干扰的问题。