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公开(公告)号：CN101714408A
公开(公告)日：2010-05-26
申请号：CN200910174929.5
申请日：2008-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/04 , H01L27/115 , H01L29/423
CPC classification number: H01L29/7883 , H01L27/115 , H01L29/42336
Abstract: 一半导体存储器元件，包含有一第一晶体管、一第二晶体管、一源极、一程序化用栅极电极、以及一偏压电路。该第一晶体管具有一浮动栅极。该第二晶体管具有一浮动栅极。该源极为该第一与第二晶体管所共用。该程序化用栅极电极为该第一与第二晶体管所共用，该程序化用栅极电极电性绝缘于该源极。该偏压电路设置用来选择性地施加一偏压于该程序化用栅极电极。本发明可以提高元件的集成度。
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公开(公告)号：CN100438046C
公开(公告)日：2008-11-26
申请号：CN200610075242.2
申请日：2006-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11558
Abstract: 一种非易失性存储单元，包括半导体基板、浮动栅、第一电容、第二电容、第三电容以及晶体管。浮动栅设置于半导体基板上方。第一电容包括第一极板、浮动栅以及设置于第一极板与浮动栅之间的介电层。第二电容包括第二极板、浮动栅以及设置于第二极板与浮动栅之间的介电层。第三电容包括第三极板、浮动栅以及设置于第三极板与浮动栅之间的介电层。第一电容的第一极板包括设置于半导体基板中的第一掺杂区以及第二掺杂区。晶体管，包括设置于半导体基板上方的栅电极，以及大体与栅电极的侧边对齐的第一与第二源/漏极区，其中第二源/漏极区电性连接至第一电容的第一掺杂区。本发明的非易失性存储单元，具有降低的漏电流并且占有较少的芯片面积。
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公开(公告)号：CN101106134B
公开(公告)日：2010-04-07
申请号：CN200610169066.9
申请日：2006-12-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , G11C16/02
CPC classification number: H01L27/115 , G11C16/0433 , H01L27/11521 , H01L27/11558
Abstract: 本发明提供一种非易失性存储器晶胞及其制造方法。非易失性存储器晶胞包括：浮动栅，其位于半导体基底上方；第一电容，其包括第一电极板、浮动栅和电介质，电介质位于第一电极板和浮动栅之间；第二电容，其包括第二电极板、浮动栅和电介质，电介质位于第二电极板和浮动栅之间；第三电容，其包括第三电极板和第四电极板，其中第三电极板和第四电极板分别形成于半导体基底上的不同的金属层中；第一电容的第一电极板包括位于半导体基底中的第一掺杂区和第二掺杂区。非易失性存储器晶胞还包括晶体管，其包括位于半导体基底上方的栅电极，其中晶体管的源/漏极区连接至晶体管的第一掺杂区。
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公开(公告)号：CN101350368A
公开(公告)日：2009-01-21
申请号：CN200810093347.X
申请日：2008-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L29/423 , H01L29/06 , H01L27/115
CPC classification number: H01L29/7883 , H01L27/115 , H01L29/42336
Abstract: 一半导体存储器元件，包含有一衬底，以及位于其中的一沟槽。第一与第二浮动栅极在沟槽中延伸，每一个对应第一与第二存储器单元其中之一。因为沟槽可以被制作得非常的深，所以浮动栅极沿着深入衬底的方向的长度就可以非常的长，而浮动栅极对于平行于衬底表面的方向的侧向长度可以维持在很短的状态。此外，虽然存储器单元的侧向长度可以相当的短，位于浮动栅极与沟槽的侧壁之间的绝缘物，其厚度可以相当的厚。延伸于第一与第二浮动栅极之间有一个由第一与第二存储器单元所共用的程序化用栅极电极(programming gate)，且也有一个源极区由第一与第二存储器单元所共用。本发明可以提高元件的集成度。
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公开(公告)号：CN1933162A
公开(公告)日：2007-03-21
申请号：CN200610103929.2
申请日：2006-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L29/788 , H01L21/8247 , H01L21/336
CPC classification number: H01L29/7881 , H01L29/42324 , H01L29/66825
Abstract: 本发明是有关于一种可程式化非挥发性记忆体装置及其形成方法，该方法与互补式金氧半导体(CMOS)逻辑装置制程相容，用以改善制程流程，该可程式化非挥发性记忆体装置包括一半导体基底主动区；一闸极介电层在该半导体基底主动区上；一浮接闸极电极在该闸极介电层上；一闸极间介电层在该浮接闸极电极上方；一控制闸极镶嵌电极延伸穿过一绝缘介电层且与闸极间介电层有电性沟通，该控制闸极镶嵌电极位于浮接闸极电极之上。
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Patent Agency Ranking
公开(公告)号：CN1848291A
公开(公告)日：2006-10-18
申请号：CN200610057342.2
申请日：2006-03-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/16
Abstract: 本发明提供一种存储装置以及判断存储单元的写入电流的方法。该方法包括提供第一参考电流至第一操作线以切换存储单元至第一存储状态；提供第二参考电流至跨越第一操作线的第二操作线以切换存储单元至第二存储状态；根据第一比例以及第一参考电流得到第一写入电流；根据第二比例以及第二参考电流得到第二写入电流；通过提供第一写入电流至第一操作线以及提供第二写入电流至第二操作线以编程存储单元。
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公开(公告)号：CN100559608C
公开(公告)日：2009-11-11
申请号：CN200610065827.6
申请日：2006-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L27/115
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42324 , H01L29/66825 , H01L29/7883
Abstract: 本发明是有关于一种具有高源极耦合比的快闪记忆晶胞系统，其包括至少一传统的浮动栅极元件，具有一浮动栅极、一源极及一漏极。此浮动栅极形成于一第一接合面之上，利用由源极往浮动栅极注入电子的方式为此浮动栅极充电，且在浮动栅极上方沉积至少一第一介电层以形成一第二接合面。至少一第一多晶硅层沉积于此第一介电层上方，此第一多晶硅层电性连结到源极。电子穿隧通过第二接合面到浮动栅极以为此浮动栅极充电，因而提高了此浮动栅极的源极耦合比及电荷的储存效率。
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公开(公告)号：CN101290801A
公开(公告)日：2008-10-22
申请号：CN200810093035.9
申请日：2008-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/10 , G11C16/04 , H01L27/115 , G11C16/08
CPC classification number: G11C16/3427 , G11C16/0433 , G11C16/10 , H01L27/115 , H01L27/11521 , H01L27/11558
Abstract: 本发明公开了存储器单元阵列，以多行与多列排列。该阵列包括第一方向的第一编程线，其中，该第一编程线连接于该阵列第一行的存储器单元的编程栅；该第一方向的第一擦除线，其中，该第一擦除线连接于该阵列第一行的该存储器单元的擦除栅；以及，该第一方向的第一字线，其中，该第一字线连接于该阵列第一行的该存储器单元的字线节点。本发明的优点在于减少存储器单元的大小、减低编程扰动、以及按页擦除的能力。
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公开(公告)号：CN1841784A
公开(公告)日：2006-10-04
申请号：CN200610065827.6
申请日：2006-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L27/115
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42324 , H01L29/66825 , H01L29/7883
Abstract: 本发明是有关于一种具有高源极耦合比的快闪记忆晶胞系统，其包括至少一传统的浮动闸极元件，具有一浮动闸极、一源极及一汲极。此浮动闸极形成于一第一接合面之上，利用由源极往浮动闸极注入电子的方式为此浮动闸极充电，且在浮动闸极上方沉积至少一第一介电层以形成一第二接合面。至少一第一多晶硅层沉积于此第一介电层上方，此第一多晶硅层电性连结到源极。电子穿隧通过第二接合面到浮动闸极以为此浮动闸极充电，因而提高了此浮动闸极的源极耦合比及电荷的储存效率。
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公开(公告)号：CN101290801B
公开(公告)日：2011-03-16
申请号：CN200810093035.9
申请日：2008-04-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/10 , G11C16/04 , H01L27/115 , G11C16/08
CPC classification number: G11C16/3427 , G11C16/0433 , G11C16/10 , H01L27/115 , H01L27/11521 , H01L27/11558
Abstract: 本发明公开了存储器单元阵列，以多行与多列排列。该阵列包括第一方向的第一编程线，其中，该第一编程线连接于该阵列第一行的存储器单元的编程栅；该第一方向的第一擦除线，其中，该第一擦除线连接于该阵列第一行的该存储器单元的擦除栅；以及，该第一方向的第一字线，其中，该第一字线连接于该阵列第一行的该存储器单元的字线节点。本发明的优点在于减少存储器单元的大小、减低编程扰动、以及按页擦除的能力。
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