公开(公告)号：CN100559608C

公开(公告)日：2009-11-11

申请号：CN200610065827.6

申请日：2006-03-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐德训 ,  宋弘政

IPC: H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7883

Abstract: 本发明是有关于一种具有高源极耦合比的快闪记忆晶胞系统，其包括至少一传统的浮动栅极元件，具有一浮动栅极、一源极及一漏极。此浮动栅极形成于一第一接合面之上，利用由源极往浮动栅极注入电子的方式为此浮动栅极充电，且在浮动栅极上方沉积至少一第一介电层以形成一第二接合面。至少一第一多晶硅层沉积于此第一介电层上方，此第一多晶硅层电性连结到源极。电子穿隧通过第二接合面到浮动栅极以为此浮动栅极充电，因而提高了此浮动栅极的源极耦合比及电荷的储存效率。

公开(公告)号：CN1841784A

公开(公告)日：2006-10-04

申请号：CN200610065827.6

申请日：2006-03-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐德训 ,  宋弘政

IPC: H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7883

Abstract: 本发明是有关于一种具有高源极耦合比的快闪记忆晶胞系统，其包括至少一传统的浮动闸极元件，具有一浮动闸极、一源极及一汲极。此浮动闸极形成于一第一接合面之上，利用由源极往浮动闸极注入电子的方式为此浮动闸极充电，且在浮动闸极上方沉积至少一第一介电层以形成一第二接合面。至少一第一多晶硅层沉积于此第一介电层上方，此第一多晶硅层电性连结到源极。电子穿隧通过第二接合面到浮动闸极以为此浮动闸极充电，因而提高了此浮动闸极的源极耦合比及电荷的储存效率。

公开(公告)号：CN100573917C

公开(公告)日：2009-12-23

申请号：CN200810093347.X

申请日：2008-04-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士纬 ,  徐德训 ,  宋弘政

IPC: H01L29/788 ,  H01L29/423 ,  H01L29/06 ,  H01L27/115

CPC classification number: H01L29/7883 ,  H01L27/115 ,  H01L29/42336

Abstract: 一半导体存储器元件，包含有一衬底，以及位于其中的一沟槽。第一与第二浮动栅极在沟槽中延伸，每一个对应第一与第二存储器单元其中之一。因为沟槽可以被制作得非常的深，所以浮动栅极沿着深入衬底的方向的长度就可以非常的长，而浮动栅极对于平行于衬底表面的方向的侧向长度可以维持在很短的状态。此外，虽然存储器单元的侧向长度可以相当的短，位于浮动栅极与沟槽的侧壁之间的绝缘物，其厚度可以相当的厚。延伸于第一与第二浮动栅极之间有一个由第一与第二存储器单元所共用的程序化用栅极电极(programming gate)，且也有一个源极区由第一与第二存储器单元所共用。本发明可以提高元件的集成度。

公开(公告)号：CN101425516A

公开(公告)日：2009-05-06

申请号：CN200710167197.8

申请日：2007-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢章仁 ,  宋弘政 ,  朱文定 ,  黄成铭 ,  高雅真 ,  刘世昌 ,  罗际兴 ,  喻中一 ,  蔡嘉雄

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。

公开(公告)号：CN101714408A

公开(公告)日：2010-05-26

申请号：CN200910174929.5

申请日：2008-04-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士纬 ,  徐德训 ,  宋弘政

IPC: G11C16/04 ,  H01L27/115 ,  H01L29/423

CPC classification number: H01L29/7883 ,  H01L27/115 ,  H01L29/42336

Abstract: 一半导体存储器元件，包含有一第一晶体管、一第二晶体管、一源极、一程序化用栅极电极、以及一偏压电路。该第一晶体管具有一浮动栅极。该第二晶体管具有一浮动栅极。该源极为该第一与第二晶体管所共用。该程序化用栅极电极为该第一与第二晶体管所共用，该程序化用栅极电极电性绝缘于该源极。该偏压电路设置用来选择性地施加一偏压于该程序化用栅极电极。本发明可以提高元件的集成度。

公开(公告)号：CN100438046C

公开(公告)日：2008-11-26

申请号：CN200610075242.2

申请日：2006-04-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐德训 ,  宋弘政 ,  朱文定 ,  王士玮

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11558

Abstract: 一种非易失性存储单元，包括半导体基板、浮动栅、第一电容、第二电容、第三电容以及晶体管。浮动栅设置于半导体基板上方。第一电容包括第一极板、浮动栅以及设置于第一极板与浮动栅之间的介电层。第二电容包括第二极板、浮动栅以及设置于第二极板与浮动栅之间的介电层。第三电容包括第三极板、浮动栅以及设置于第三极板与浮动栅之间的介电层。第一电容的第一极板包括设置于半导体基板中的第一掺杂区以及第二掺杂区。晶体管，包括设置于半导体基板上方的栅电极，以及大体与栅电极的侧边对齐的第一与第二源/漏极区，其中第二源/漏极区电性连接至第一电容的第一掺杂区。本发明的非易失性存储单元，具有降低的漏电流并且占有较少的芯片面积。

公开(公告)号：CN103426915B

公开(公告)日：2016-02-10

申请号：CN201310061476.1

申请日：2013-02-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 池育德 ,  李介文 ,  郭政雄 ,  蔡宗哲 ,  宋明相 ,  宋弘政 ,  王宏烵

IPC: H01L29/36 ,  H01L29/423 ,  H01L21/265

CPC classification number: H01L21/823814 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823462 ,  H01L21/823481 ,  H01L21/823493 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/423

Abstract: 本发明公开了半导体器件以及用于制造半导体器件的方法。示例性半导体器件包括衬底，该衬底包括金属氧化物器件。金属氧化物器件包括设置在衬底中并且在沟道区中界面连接的第一掺杂区和第二掺杂区。第一掺杂区和第二掺杂区掺杂有第一类型掺杂剂。第一掺杂区具有不同于第二掺杂区的掺杂剂浓度。金属氧化物器件还包括横跨沟道区和第一掺杂区和第二掺杂区的界面并且分离源极区和漏极区的栅极结构。源极区形成在第一掺杂区中，并且漏极区形成在第二掺杂区中。源极区和漏极区掺杂有第二类型的掺杂剂。第二类型的掺杂剂与第一类型相反的掺杂剂。本发明还提供了具有自对准互连件的半导体器件。

公开(公告)号：CN103426915A

公开(公告)日：2013-12-04

申请号：CN201310061476.1

申请日：2013-02-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 池育德 ,  李介文 ,  郭政雄 ,  蔡宗哲 ,  宋明相 ,  宋弘政 ,  王宏烵

IPC: H01L29/36 ,  H01L29/423 ,  H01L21/265

CPC classification number: H01L21/823814 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823462 ,  H01L21/823481 ,  H01L21/823493 ,  H01L29/1083 ,  H01L29/36 ,  H01L29/423

Abstract: 本发明公开了半导体器件以及用于制造半导体器件的方法。示例性半导体器件包括衬底，该衬底包括金属氧化物器件。金属氧化物器件包括设置在衬底中并且在沟道区中界面连接的第一掺杂区和第二掺杂区。第一掺杂区和第二掺杂区掺杂有第一类型掺杂剂。第一掺杂区具有不同于第二掺杂区的掺杂剂浓度。金属氧化物器件还包括横跨沟道区和第一掺杂区和第二掺杂区的界面并且分离源极区和漏极区的栅极结构。源极区形成在第一掺杂区中，并且漏极区形成在第二掺杂区中。源极区和漏极区掺杂有第二类型的掺杂剂。第二类型的掺杂剂与第一类型相反的掺杂剂。本发明还提供了具有自对准互连件的半导体器件。

公开(公告)号：CN101350368A

公开(公告)日：2009-01-21

申请号：CN200810093347.X

申请日：2008-04-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士纬 ,  徐德训 ,  宋弘政

IPC: H01L29/788 ,  H01L29/423 ,  H01L29/06 ,  H01L27/115

CPC classification number: H01L29/7883 ,  H01L27/115 ,  H01L29/42336

Abstract: 一半导体存储器元件，包含有一衬底，以及位于其中的一沟槽。第一与第二浮动栅极在沟槽中延伸，每一个对应第一与第二存储器单元其中之一。因为沟槽可以被制作得非常的深，所以浮动栅极沿着深入衬底的方向的长度就可以非常的长，而浮动栅极对于平行于衬底表面的方向的侧向长度可以维持在很短的状态。此外，虽然存储器单元的侧向长度可以相当的短，位于浮动栅极与沟槽的侧壁之间的绝缘物，其厚度可以相当的厚。延伸于第一与第二浮动栅极之间有一个由第一与第二存储器单元所共用的程序化用栅极电极(programming gate)，且也有一个源极区由第一与第二存储器单元所共用。本发明可以提高元件的集成度。

公开(公告)号：CN101034721A

公开(公告)日：2007-09-12

申请号：CN200610129199.3

申请日：2006-09-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  宋弘政 ,  朱文定 ,  谢章仁 ,  高雅媜

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7885

Abstract: 本发明揭示一种分离栅极式存储单元及其形成方法。一浮置栅极设置在一衬底上并与其绝缘。衬底具有一有源区，它由一对形成在衬底内的隔离结构所分隔而成。浮置栅极设置在该对栅极结构之间且不与其上表面重叠。一上盖层设置在浮置栅极上。一控制栅极设置在浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。