公开(公告)号：CN111092152A

公开(公告)日：2020-05-01

申请号：CN201911006537.8

申请日：2019-10-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖均恒 ,  庄学理 ,  谢章仁 ,  王宏烵

IPC: H01L45/00

Abstract: 提供了具有双侧壁间隔件的存储单元及其制造方法。在一些实施例中，形成并且图案话化多层堆叠件以形成硬掩模、顶部电极和电阻切换电介质。然后，在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸并且进一步在硬掩模上方延伸的第一介电间隔件层。然后，直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。

公开(公告)号：CN111092152B

公开(公告)日：2024-05-28

申请号：CN201911006537.8

申请日：2019-10-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖均恒 ,  庄学理 ,  谢章仁 ,  王宏烵

IPC: H10B63/00 ,  H10N70/00

Abstract: 提供了具有双侧壁间隔件的存储单元及其制造方法。在一些实施例中，形成并且图案话化多层堆叠件以形成硬掩模、顶部电极和电阻切换电介质。然后，在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸并且进一步在硬掩模上方延伸的第一介电间隔件层。然后，直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。

公开(公告)号：CN101034721A

公开(公告)日：2007-09-12

申请号：CN200610129199.3

申请日：2006-09-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄成铭 ,  宋弘政 ,  朱文定 ,  谢章仁 ,  高雅媜

IPC: H01L29/788 ,  H01L29/423 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7885

Abstract: 本发明揭示一种分离栅极式存储单元及其形成方法。一浮置栅极设置在一衬底上并与其绝缘。衬底具有一有源区，它由一对形成在衬底内的隔离结构所分隔而成。浮置栅极设置在该对栅极结构之间且不与其上表面重叠。一上盖层设置在浮置栅极上。一控制栅极设置在浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。

公开(公告)号：CN101425516A

公开(公告)日：2009-05-06

申请号：CN200710167197.8

申请日：2007-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢章仁 ,  宋弘政 ,  朱文定 ,  黄成铭 ,  高雅真 ,  刘世昌 ,  罗际兴 ,  喻中一 ,  蔡嘉雄

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。

公开(公告)号：CN101055877A

公开(公告)日：2007-10-17

申请号：CN200710096160.0

申请日：2007-04-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士玮 ,  林春荣 ,  黄成铭 ,  谢章仁 ,  罗际兴 ,  喻中一 ,  许峰嘉 ,  杜友伦 ,  朱怡欣 ,  杨仁盛

IPC: H01L27/115 ,  H01L27/12 ,  H01L27/02 ,  H01L21/8247 ,  H01L21/84 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

Abstract: 本发明提供了一种半导体结构及其制造方法。首先，形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层。接着，形成栅极，其至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。

公开(公告)号：CN101425516B

公开(公告)日：2012-06-13

申请号：CN200710167197.8

申请日：2007-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢章仁 ,  宋弘政 ,  朱文定 ,  黄成铭 ,  高雅真 ,  刘世昌 ,  罗际兴 ,  喻中一 ,  蔡嘉雄

IPC: H01L27/115 ,  H01L23/522

CPC classification number: H01L27/115 ,  H01L27/11521

Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。

公开(公告)号：CN100490158C

公开(公告)日：2009-05-20

申请号：CN200710096160.0

申请日：2007-04-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王士玮 ,  林春荣 ,  黄成铭 ,  谢章仁 ,  罗际兴 ,  喻中一 ,  许峰嘉 ,  杜友伦 ,  朱怡欣 ,  杨仁盛

IPC: H01L27/115 ,  H01L27/12 ,  H01L27/02 ,  H01L21/8247 ,  H01L21/84 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573

Abstract: 本发明提供了一种半导体结构及其制造方法。首先，形成快闪存储单元的栅极堆叠在基板上，其中栅极堆叠的顶部包括覆盖层。接着，形成栅极，其至少有一部分位于覆盖层之上；以及，减少栅极位于覆盖层上至少一部分厚度。如此，可减少同一芯片上快闪存储单元与金属氧化物半导体元件的高度差异。