-
公开(公告)号：CN113450848A
公开(公告)日：2021-09-28
申请号：CN202110179080.1
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/16
Abstract: 本发明涉及一种磁阻式随机存取存储器(MRAM)器件及其形成方法，MRAM单元具有延伸的上部电极。在一些实施例中，MRAM单元具有被设置在下部导电电极上方的磁隧道结(MTJ)。上部导电电极被设置在磁隧道结上方。第一导电通孔结构位于第一介电层中并且下部导电电极的下方。离散的导电跳线结构位于第二介电层中并且导电通孔结构的下方。由不同于第一介电材料和第二介电材料的第三介电材料构成的介电体至少部分地并且垂直地从第一介电层延伸至第二介电层中。
-
公开(公告)号：CN113450848B
公开(公告)日：2024-02-27
申请号：CN202110179080.1
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/16
Abstract: 本发明涉及一种磁阻式随机存取存储器(MRAM)器件及其形成方法，MRAM单元具有延伸的上部电极。在一些实施例中，MRAM单元具有被设置在下部导电电极上方的磁隧道结(MTJ)。上部导电电极被设置在磁隧道结上方。第一导电通孔结构位于第一介电层中并且下部导电电极的下方。离散的导电跳线结构位于第二介电层中并且导电通孔结构的下方。由不同于第一介电材料和第二介电材料的第三介电材料构成的介电体至少部分地并且垂直地从第一介电层延伸至第二介电层中。
-
公开(公告)号：CN107039483A
公开(公告)日：2017-08-11
申请号：CN201611027439.9
申请日：2016-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
CPC classification number: H01L27/228 , H01L43/12 , H01L27/222
Abstract: 本发明的实施例提供了一种半导体结构，包括逻辑区域和邻近逻辑区域的存储区域。存储区域包括第N金属层的第一第N金属线、位于第一第N金属线上方的磁性隧道结(MTJ)和第(N+1)金属层的第一第(N+1)金属通孔，第一第(N+1)金属通孔设置在MTJ层上方。N为大于或等于1的整数。本发明的实施例还提供了一种用于制造半导体结构的方法。
-
公开(公告)号：CN111092152B
公开(公告)日：2024-05-28
申请号：CN201911006537.8
申请日：2019-10-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了具有双侧壁间隔件的存储单元及其制造方法。在一些实施例中，形成并且图案话化多层堆叠件以形成硬掩模、顶部电极和电阻切换电介质。然后，在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸并且进一步在硬掩模上方延伸的第一介电间隔件层。然后，直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。
-
公开(公告)号：CN107706204B
公开(公告)日：2021-04-23
申请号：CN201710610888.4
申请日：2017-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
Abstract: 本揭露涉及一种包含存储器区域及逻辑区域的集成电路IC。所述IC包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极。所述平坦底部电极邻接所述下金属层的第一下金属通路。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。
-
Patent Agency Ranking
公开(公告)号：CN107068685A
公开(公告)日：2017-08-18
申请号：CN201611080298.7
申请日：2016-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
CPC classification number: H01L29/792 , H01L29/40117 , H01L29/4234 , H01L29/513 , H01L29/518 , H01L29/66833 , H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 本发明实施例揭示一种存储器装置、栅极堆叠及其制造方法。所述存储器装置包含：衬底，其包含源极区域及漏极区域；以及栅极堆叠，其形成于所述衬底的表面上方，其中所述栅极堆叠包含：隧穿层；第一层；第二层；第三层；以及阻挡层；其中所述隧穿层及所述阻挡层中的每一者具有高于所述第一、所述第二及所述第三层的氧比例；在所述第一、所述第二及所述第三层中，所述第一层具有最高的硅比例；在所述第一、所述第二及所述第三层中，所述第二层具有最高的氧比例；以及在所述第一、所述第二及所述第三层中，所述第一层具有最高的氮比例。还揭示一种相关联的栅极堆叠及制造方法。
-
公开(公告)号：CN111092152A
公开(公告)日：2020-05-01
申请号：CN201911006537.8
申请日：2019-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 提供了具有双侧壁间隔件的存储单元及其制造方法。在一些实施例中，形成并且图案话化多层堆叠件以形成硬掩模、顶部电极和电阻切换电介质。然后，在底部电极层上方形成在电阻切换电介质、顶部电极和硬掩模旁边延伸并且进一步在硬掩模上方延伸的第一介电间隔件层。然后，直接在第一介电间隔件层上形成共形地内衬第一介电间隔件层的第二介电间隔件层。第一介电间隔件层在第一温度下沉积，并且第二介电间隔件层在高于第一温度的第二温度下沉积。
-
公开(公告)号：CN102593054A
公开(公告)日：2012-07-18
申请号：CN201110139310.8
申请日：2011-05-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L28/20 , H01L27/0629 , H01L27/0802
Abstract: 本发明揭示一种半导体元件及其形成方法，此方法包含提供含有上表面的基底，在基底的上表面形成栅极，栅极具有从基底的上表面测量的第一高度，蚀刻栅极，降低栅极至第二高度，第二高度大抵上小于第一高度。本揭示还包含半导体元件，此半导体元件包含具有上表面的基底，设置于基底的上表面之上的第一栅极，第一栅极具有第一高度，以及设置于基底的上表面之上的第二栅极，第二栅极具有第二高度，其中第一高度大抵上小于第二高度。本发明所公开的半导体元件及其形成方法可降低成本。
-
公开(公告)号：CN117970674A
公开(公告)日：2024-05-03
申请号：CN202311630861.3
申请日：2023-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 实施例光子装置可包含第一端包含硅及光学连接第一端的波导结构；包覆介电层形成围绕包含波导结构的第一端；第二端包含多晶硅；以及电容介电层设置于第一端与第二端之间。电容介电层可包含SiON层。波导结构可包含回应施加于第一端与第二端之间的第一电压差的第一折射率以及回应施加于第一端与第二端之间的第二电压差的第二折射率。第一端的硅可包含p型掺杂，且第二端的多晶硅可包含n型掺杂。
-
公开(公告)号：CN107706204A
公开(公告)日：2018-02-16
申请号：CN201710610888.4
申请日：2017-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
CPC classification number: H01L45/1233 , H01L27/222 , H01L27/228 , H01L27/2436 , H01L43/08 , H01L43/12 , H01L45/04 , H01L45/146
Abstract: 本揭露涉及一种包含存储器区域及逻辑区域的集成电路IC。所述IC包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极。所述平坦底部电极邻接所述下金属层的第一下金属通路。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。
-
-
-
-
-
-
-
-
-
Search Results
11
records
(took 0.025 seconds)
