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公开(公告)号：CN109427775B
公开(公告)日：2021-04-27
申请号：CN201711276307.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。
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公开(公告)号：CN109427775A
公开(公告)日：2019-03-05
申请号：CN201711276307.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。
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公开(公告)号：CN116741778A
公开(公告)日：2023-09-12
申请号：CN202310548593.4
申请日：2023-05-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L29/06 , H01L21/8238
Abstract: 本发明的实施例提供了一种器件，包括衬底，以及衬底中的第一阱区，第二阱区和伪区，其中伪区是位于第一阱区和第二阱区之间的非功能区。第一阱区被配置为接收第一电压，第二阱区被配置为接收不同于第一电压的第二电压。该器件还包括有源区，该有源区延伸穿过第一阱区的至少部分和伪区的至少部分，以及位于伪区且在第一栅极结构和第二栅极结构之间的至少一个隔离结构，第一栅极结构在该至少一个隔离结构的一侧的伪区中的有源区上方延伸，第二栅极结构在该至少一个隔离结构的另一侧。本发明的实施例还提供了一种制造半导体器件的方法。
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公开(公告)号：CN109920788B
公开(公告)日：2022-03-25
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN113053817A
公开(公告)日：2021-06-29
申请号：CN202010703788.8
申请日：2020-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02
Abstract: 一种制作集成电路的方法，包括在电子设计自动化(electronic design automation，EDA)系统中从单元数据库为集成电路布局选择第一单元与第二单元的步骤，其中第一与第二单元各自有单元主动区、单元栅极电极、第一组鳍片中至少一鳍片和单元边界区域，且各单元在暴露侧亦有主动区；以及将第一暴露侧紧贴第二暴露侧放置在单元边界的步骤。该方法也包括第一组鳍片中至少一鳍片和第二组鳍片中至少一鳍片跨单元边界排列的操作。
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Patent Agency Ranking
公开(公告)号：CN104377196B
公开(公告)日：2017-06-23
申请号：CN201310535364.5
申请日：2013-11-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5068 , H01L27/11807 , H01L2027/11875
Abstract: 本发明实施例公开的标准单元的布局存储在非瞬时性计算机可读介质上并且包括第一导电图案、第二导电图案，多个有源区图案以及第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。本发明还公开了标准单元布局、具有工程更改指令单元的半导体器件及方法。
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公开(公告)号：CN109920788A
公开(公告)日：2019-06-21
申请号：CN201811112150.6
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底中的有源区组、第一组导电结构、浅沟槽隔离(STI)区、栅极组和第一组通孔。有源区组在第一方向上延伸并且位于第一层级上。第一组导电结构和STI区至少在第一方向或第二方向上延伸、位于第一层级上、并且位于有源区组之间。STI区位于有源区组与第一组导电结构之间。栅极组在第二方向上延伸并与第一组导电结构重叠。第一组通孔将第一组导电结构连接至栅极组。本发明的实施例还提供了集成电路的形成方法。
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公开(公告)号：CN120035218A
公开(公告)日：2025-05-23
申请号：CN202510130324.5
申请日：2025-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/85 , H01L23/528 , H10D84/03
Abstract: 集成电路器件包括沿行方向彼此相邻的第一和第二位电路、沿行方向相互相邻的第三和第四位电路以及沿列方向排列的第一列输出引脚。第一和第二位电路包括在行方向上延伸的第一至第四电源轨和第一至第六有源区，第三和第四位电路包括沿行方向延伸的第四电源轨道、第五至第七电源轨和第七至第十二有源区。第一列输出引脚包括与第二位电路相邻的第一和第二输出引脚，它们分别与第一和第二位电路相连，以及与第四位电路相邻且分别与第三和第四位电路相连的第三和第一输出引脚。本申请的实施例还涉及制造集成电路器件的方法。
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公开(公告)号：CN104377196A
公开(公告)日：2015-02-25
申请号：CN201310535364.5
申请日：2013-11-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0207 , G06F17/5068 , H01L27/11807 , H01L2027/11875
Abstract: 本发明实施例公开的标准单元的布局存储在非瞬时性计算机可读介质上并且包括第一导电图案、第二导电图案，多个有源区图案以及第一中央导电图案。多个有源区图案彼此隔离并且布置在位于第一导电图案和第二导电图案之间的第一行和第二行中。第一行邻近第一导电图案并且包括多个有源区图案中的第一有源区图案和第二有源区图案。第二行邻近第二导电图案并且包括多个有源区图案中的第三有源区图案和第四有源区图案。第一中央导电图案布置在第一有源区图案和第二有源区图案之间。第一中央导电图案与第一导电图案重叠。本发明还公开了标准单元布局、具有工程更改指令单元的半导体器件及方法。
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公开(公告)号：CN219303642U
公开(公告)日：2023-07-04
申请号：CN202320293767.2
申请日：2023-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/00 , H01L23/544 , H01L27/02
Abstract: 一种半导体装置，特别是关于包括功能性区块及虚设单元的装置。功能性区块包括第一功能性区块及第二功能性区块。每个虚设单元具有由非功能主动区域及用于填充功能性区块之间的空间的非功能栅极限定的单元边界，且包括用以设于第一功能性区块与第二功能性区块之间的虚设单元，使得虚设单元直接邻接第一功能性区块及第二功能性区块中的每一者。
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