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公开(公告)号：CN113363235B
公开(公告)日：2024-11-15
申请号：CN202110579205.X
申请日：2021-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 公开了具有贯穿电路通孔(TCV)的集成电路(IC)及其形成方法。IC包括：半导体器件；分别设置在半导体器件的第一和第二表面上的第一和第二互连结构；分别设置在衬底的前表面和后表面上的第一和第二层间电介质(ILD)层；以及设置在第一和第二互连结构、第一和第二ILD层以及衬底内的TCV。TCV通过衬底的部分以及第一和第二ILD层的部分与半导体器件间隔开。布置在衬底的前表面上的TCV的第一端连接到第一互连结构的导线，布置在衬底的后表面上的TCV的第二端连接到第二互连结构的导线。
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公开(公告)号：CN110716399B
公开(公告)日：2023-04-07
申请号：CN201910628837.3
申请日：2019-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/42
Abstract: 本公开提供了一些光刻胶去除方法。光刻胶去除方法包括通过残留气体分析仪对正在经受测试等离子体灰化工艺的多个半导体基板模型的每一者的工艺状态进行分析。用于半导体基板模型的测试等离子体灰化工艺使用多个测试配方；光刻胶去除方法还包括基于残留气体分析仪的分析结果以及至少一个预期的性能标准，选择测试配方的其中一者作为工艺配方。此外，光刻胶去除方法包括根据工艺配方，在半导体基板上进行等离子体灰化工艺，以从半导体基板上去除光刻胶层。
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公开(公告)号：CN109427657B
公开(公告)日：2021-03-05
申请号：CN201810195046.1
申请日：2018-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 本申请涉及半导体器件及其形成方法，公开了一种用于减少线的摆动的方法，该方法包括在衬底上方形成硅图案化层并且在硅图案化层上方沉积掩模层。掩模层被图案化以在其中形成一个或多个开口。掩模层被薄化并且一个或多个开口被加宽，以提供较小的高宽比。然后掩模层的图案被用来图案化硅图案化层。硅图案化层进而被用来图案化将在其中形成金属线的目标层。
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公开(公告)号：CN103000614A
公开(公告)日：2013-03-27
申请号：CN201210015273.4
申请日：2012-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525 , G01R31/26
CPC classification number: H01L23/5256 , G01R31/2853 , G01R31/2858 , G01R31/2884 , H01L22/34 , H01L23/522 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开的是半导体器件部件及方法。在一个实施例中，半导体器件部件包括导电部分，该导电部分具有第一表面、与第一表面相对的第二表面、第一端部、以及与第一端部相对的第二端部。第一通孔在第一端部处与导电部分的第二表面相连接。第二通孔在第二端部处与导电部分的第一表面相连接，并且第三通孔在第二端部处与导电部分的第二表面相连接。
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公开(公告)号：CN101110386B
公开(公告)日：2011-06-08
申请号：CN200710109623.2
申请日：2007-06-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/522
CPC classification number: H01L21/7682 , H01L21/76828 , H01L21/76829 , H01L2221/1047
Abstract: 本发明提供一种高可靠度的集成电路内连线结构，以及形成此内连线结构的方法。此方法包括提供衬底；形成介电层于所述衬底之上，其中所述介电层的材料为具有缩小与弯曲能力的材料；执行第一缩小工艺，其中该第一缩小工艺使该介电层的孔隙不完全形成并使所述介电层缩小且具有第一缩小率；于执行第一缩小工艺之后，形成导电结构于所述介电层中；以及于形成导电结构之后，执行第二缩小工艺，其中所述介电层实质上缩小形成一弯曲部分且具有第二缩小率。本发明的优点包括当形成扩散阻障层时，具有较低的孔隙度而改善扩散阻障层，以及较长的电迁移路径而减少了电迁移。
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Patent Agency Ranking
公开(公告)号：CN1534380A
公开(公告)日：2004-10-06
申请号：CN200310124030.5
申请日：2003-12-31
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/20 , G03B27/42 , G03F1/00 , G03F7/70475
Abstract: 本发明公开了一种转移光罩图形的方法与装置以及制造光罩的方法，可藉以补偿光罩接合区(Stitching Area)因为接合效应(Stitching Effect)所产生的误差。本发明的转移光罩图形的方法至少包括以下步骤。首先，提供用以产生一光罩的一数据文件，并将此数据文件分成复数个部分，其中每一部分至少包括一主要图形区与一接合区，且此接合区至少包括一几何图形。然后，于接合区形成一组几何特征，其中于一照射过程后此组几何特征形成一半色调灰阶曝光剂量分布。
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公开(公告)号：CN113838966A
公开(公告)日：2021-12-24
申请号：CN202110655689.1
申请日：2021-06-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开实施例是有关于一种存储器装置、一种存储器装置结构及其形成方法。一种磁性隧道结(MTJ)存储器单元，包括连接通孔结构、设置在连接通孔结构上的底部电极、设置在底部电极上的存储器材料堆叠以及设置在存储器材料堆叠上的导电接触结构，其中导电接触结构的底表面与存储器材料堆叠的存储器材料层直接接触。
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公开(公告)号：CN110716399A
公开(公告)日：2020-01-21
申请号：CN201910628837.3
申请日：2019-07-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/42
Abstract: 本公开提供了一些光刻胶去除方法。光刻胶去除方法包括通过残留气体分析仪对正在经受测试等离子体灰化工艺的多个半导体基板模型的每一者的工艺状态进行分析。用于半导体基板模型的测试等离子体灰化工艺使用多个测试配方；光刻胶去除方法还包括基于残留气体分析仪的分析结果以及至少一个预期的性能标准，选择测试配方的其中一者作为工艺配方。此外，光刻胶去除方法包括根据工艺配方，在半导体基板上进行等离子体灰化工艺，以从半导体基板上去除光刻胶层。
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公开(公告)号：CN109860193A
公开(公告)日：2019-06-07
申请号：CN201811196600.4
申请日：2018-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/1157 , H01L21/28
Abstract: 本公开实施例提供含快闪存储器的半导体装置与其制作方法。在一些实施例中，方法包括图案化基板上的第一栅极材料层与栅极绝缘膜，第一栅极材料层包括第一栅极材料，栅极绝缘膜位于第一栅极材料层上；形成第二栅极材料层于基板、栅极绝缘膜、与第一栅极材料层的侧壁上，且第二栅极材料层包括第二栅极材料；蚀刻第二栅极材料层以露出基板与栅极绝缘膜，并沿着第一栅极材料层的每一侧壁提供第二栅极材料层的一部分；以及蚀刻栅极绝缘膜与第一栅极材料层以形成多个栅极结构。
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公开(公告)号：CN106469677A
公开(公告)日：2017-03-01
申请号：CN201610674152.9
申请日：2016-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/522 , H01L23/528
Abstract: 本发明提供了一种具有双晶界的半导体器件结构及其形成方法。半导体器件结构包括衬底和在衬底上方形成的导电结构。导电结构包括双晶界，并且双晶界的密度在约25μm-1至约250μm-1的范围中。
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