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公开(公告)号：CN113391178A
公开(公告)日：2021-09-14
申请号：CN202110427764.9
申请日：2021-04-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例涉及用于检测有缺陷逻辑装置的方法及设备。提供一种用于测试受测试装置DUT的设备。所述设备包含电力供应装置及数据产生装置。所述电力供应装置经配置以将第一电压及第二电压提供到所述DUT。所述数据产生装置经配置以将第一数据提供到所述DUT。所述电力供应装置经配置以在第一持续时间中将所述第一电压提供到所述DUT。所述数据产生装置经配置以在所述第一持续时间中将所述第一数据提供到所述DUT。所述电力供应装置经配置以在所述第一持续时间之后的第二持续时间中将所述第二电压提供到所述DUT。所述第二电压不同于所述第一电压。
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公开(公告)号：CN112133690A
公开(公告)日：2020-12-25
申请号：CN202010177673.X
申请日：2020-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L49/02
Abstract: 本发明实施例涉及半导体结构。一种包含金属‑绝缘体‑金属MIM电容器的半导体结构包含：衬底；MIM电容器，其安置于所述衬底上方；第一绝缘层，其安置于所述MIM电容器上方；氧化物‑氮化物‑氧化物‑氮化物ONON堆叠，其安置于所述第一绝缘层上方；连接通路，其安置于所述第一绝缘层中；及连接垫，其安置于所述ONON堆叠中且与所述连接通路接触。所述ONON堆叠覆盖所述连接垫的侧壁及所述连接垫的顶面的部分。
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公开(公告)号：CN115312450A
公开(公告)日：2022-11-08
申请号：CN202210173983.3
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234
Abstract: 本公开涉及围绕TSV的虚设堆叠结构及其形成方法。一种方法包括：在半导体衬底之上形成多个低k电介质层；形成延伸到所述多个低k电介质层中的至少一个低k电介质层的第一多个虚设堆叠结构；在所述多个低k电介质层之上形成多个非低k电介质层；以及形成延伸到所述多个非低k电介质层中的第二多个虚设堆叠结构。所述第二多个虚设堆叠结构位于所述第一多个虚设堆叠结构中对应的虚设堆叠结构之上，并连接到所述对应的虚设堆叠结构。所述方法还包括蚀刻所述多个非低k电介质层、所述多个低k电介质层和所述半导体衬底以形成过孔开口。所述过孔开口被所述第一多个虚设堆叠结构和所述第二多个虚设堆叠结构包围。然后填充所述过孔开口以形成穿孔。
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公开(公告)号：CN114975351A
公开(公告)日：2022-08-30
申请号：CN202210135898.8
申请日：2022-02-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L23/538
Abstract: 本发明实施例涉及一种半导体结构及制造半导体结构的方法。所述半导体结构包含封装结构。所述封装结构包含：钝化层，其形成在互连结构上方；导电结构，其形成在所述钝化层上且延伸穿过所述钝化层以电接触所述互连结构；电介质结构，其形成在所述钝化层上方且包围所述导电结构以暴露所述导电结构的顶面的至少一部分；及金属保护结构，其形成在从所述电介质结构暴露的所述导电结构的所述顶面上。所述金属保护结构的顶面与所述电介质结构的顶面对准或低于所述电介质结构的顶面。
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公开(公告)号：CN101996912B
公开(公告)日：2013-01-09
申请号：CN201010003185.3
申请日：2010-01-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G01R31/3004 , G01R31/2831
Abstract: 本发明涉及一种晶圆级测试方法、半导体装置测试系统及其方法，该晶圆级测试方法包含下列步骤：提供具有集成电路的晶圆。施加信号使集成电路作动，信号包含增加步级或减少步级，且增加步级或减少步级的范围介于第一位准和第二位准之间。在施加信号后，判定集成电路是否遵守测试准则。
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Patent Agency Ranking
公开(公告)号：CN115310395A
公开(公告)日：2022-11-08
申请号：CN202210522958.1
申请日：2022-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 公开了一种对通孔缺陷进行建模的方法和系统以及非暂时性计算机可读储存介质。该方法，包括：获取标准单元的设计布局，从设计布局中提取标准单元中的一个或多个通孔的特征信息，通过应用第一异常电阻值作为一个或多个通孔之中的第一通孔的寄生电阻值，来对于输入范例执行电路模拟以获得标准单元的第一模拟输出，第一异常电阻值不同于第一通孔的标称寄生电阻值，确定对于输入范例的标准单元的第一模拟输出是否与相应的期望输出匹配，以及响应于第一模拟输出之中的一个或多个模拟输出与相应的期望输出不匹配，记录具有第一异常电阻值的第一通孔的一个或多个缺陷类型以及相应的输入范例和相应的模拟输出。
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公开(公告)号：CN113363235A
公开(公告)日：2021-09-07
申请号：CN202110579205.X
申请日：2021-05-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 公开了具有贯穿电路通孔(TCV)的集成电路(IC)及其形成方法。IC包括：半导体器件；分别设置在半导体器件的第一和第二表面上的第一和第二互连结构；分别设置在衬底的前表面和后表面上的第一和第二层间电介质(ILD)层；以及设置在第一和第二互连结构、第一和第二ILD层以及衬底内的TCV。TCV通过衬底的部分以及第一和第二ILD层的部分与半导体器件间隔开。布置在衬底的前表面上的TCV的第一端连接到第一互连结构的导线，布置在衬底的后表面上的TCV的第二端连接到第二互连结构的导线。
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公开(公告)号：CN103681682B
公开(公告)日：2017-08-08
申请号：CN201210553733.9
申请日：2012-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/1156 , G11C16/06
CPC classification number: H01L27/1156 , H01L27/0928 , H01L27/11521 , H01L27/11548
Abstract: 本发明公开了双晶体管非易失性存储器单元及相关的编程和读取方法，其中，一种存储器器件包括N沟道晶体管和P沟道晶体管。字线电连接至N沟道晶体管的漏极端和P沟道晶体管的源极端。第一位线电连接至N沟道晶体管的源极端。第二位线电连接至P沟道晶体管的漏极端。N沟道晶体管和P沟道晶体管的栅极端电连接并且浮置。
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公开(公告)号：CN111983421B
公开(公告)日：2023-07-25
申请号：CN201910439160.9
申请日：2019-05-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/28
Abstract: 本发明实施例涉及电路检测系统与电路检测方法。一种电路检测方法，其包含：于待测电路的电源电压为第一电压电平时对所述待测电路输入第一测试信号；当将所述第一测试信号输入所述待测电路后，将所述电源电压从所述第一电压电平提升至第二电压电平；当所述电源电压从所述第一电压电平提升至第二电压电平后，再将所述电源电压从所述第二电压电平下降至所述第一电压电平；于所述待测电路的所述电源电压为所述第一电压电平时对所述待测电路输入第二测试信号；以及当将所述第二测试信号输入所述待测电路后，将所述电源电压从所述第一电压电平提升至所述第二电压电平；其中，所述第二测试信号为所述第一测试信号的互补信号。
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公开(公告)号：CN113488400A
公开(公告)日：2021-10-08
申请号：CN202110428439.4
申请日：2021-04-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 本发明实施例涉及针对先进技术节点具有改进检测准确性的故障分析方法。根据本发明的一些实施例，一种方法包含：确定半导体晶片的半导体装置中的缺陷区域；从所述半导体晶片的背侧薄化所述半导体晶片；将第一衬底接合到所述半导体晶片的所述背侧，其中所述第一衬底包含开口且所述缺陷区域通过所述开口暴露；及经由通过所述开口从所述背侧投射光束而对所述缺陷区域执行测试。
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