公开(公告)号：US20160111517A1

公开(公告)日：2016-04-21

申请号：US14519068

申请日：2014-10-20

申请人： SANDISK 3D LLC

发明人： Wei-Te Wu ,  Ming-Che Wu ,  Yung-Tin Chen

IPC分类号： H01L29/66 ,  H01L21/311 ,  H01L21/8238 ,  H01L29/49 ,  H01L29/51 ,  H01L27/115 ,  H01L29/786 ,  H01L21/02

CPC分类号： H01L29/6675 ,  H01L21/02532 ,  H01L21/02595 ,  H01L21/31111 ,  H01L21/823885 ,  H01L27/0688 ,  H01L27/101 ,  H01L27/11526 ,  H01L27/11573 ,  H01L27/2454 ,  H01L27/249 ,  H01L29/4908 ,  H01L29/4916 ,  H01L29/4966 ,  H01L29/51 ,  H01L29/66484 ,  H01L29/66666 ,  H01L29/78648 ,  H01L45/04 ,  H01L45/06 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/141 ,  H01L45/146 ,  H01L45/16

摘要： Methods for forming a dual gate structure for a vertical TFT are described. The dual gate structure may be formed by performing a first etching process that includes forming a first set of trenches by etching a first set of oxide pillars to a first depth and forming a second set of trenches by etching a second set of oxide pillars to a second depth higher than the first depth, forming a first set of gate structures within the first set of trenches, forming a second set of gate structures within the second set of trenches, performing a second etching process that includes forming a third set of trenches by etching the first set of gate structures from a second initial depth to a third depth and forming a fourth set of trenches by etching the second set of gate structures to a fourth depth higher than the third depth.

摘要翻译： 描述了用于形成用于垂直TFT的双栅极结构的方法。 可以通过执行第一蚀刻工艺来形成双栅极结构，所述第一蚀刻工艺包括通过将第一组氧化物柱蚀刻到第一深度并形成第二组沟槽来形成第一组沟槽，并通过将第二组氧化物柱蚀刻到 第二深度高于第一深度，在第一组沟槽内形成第一组栅极结构，在第二组沟槽内形成第二组栅极结构，执行第二蚀刻工艺，其包括通过以下步骤形成第三组沟槽： 将第一组栅极结构从第二初始深度蚀刻到第三深度，并通过将第二组栅极结构蚀刻到高于第三深度的第四深度而形成第四组沟槽。

公开(公告)号：US09105576B2

公开(公告)日：2015-08-11

申请号：US14456158

申请日：2014-08-11

申请人： SanDisk 3D LLC

发明人： Yung-Tin Chen ,  Andrei Mihnea ,  Roy E. Scheuerlein ,  Luca Fasoli

IPC分类号： H01L47/00 ,  H01L27/24 ,  G11C11/56 ,  G11C13/00 ,  H01L45/00

CPC分类号： H01L27/2481 ,  G11C11/5685 ,  G11C13/0007 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2213/55 ,  G11C2213/56 ,  G11C2213/71 ,  G11C2213/72 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1608

摘要： In some embodiments, a memory array is provided that includes (1) a first memory cell having (a) a first conductive line; (b) a first bipolar storage element formed above the first conductive line; and (c) a second conductive line formed above the first bipolar storage element; and (2) a second memory cell formed above the first memory cell and having (a) a second bipolar storage element formed above the second conductive line; and (b) a third conductive line formed above the second bipolar storage element. The first and second memory cells share the second conductive line; the first bipolar storage element has a first storage element polarity orientation within the first memory cell; the second bipolar storage element has a second storage element polarity orientation within the second memory cell; and the second storage element polarity orientation is opposite the first storage element polarity orientation. Numerous other aspects are provided.

摘要翻译： 在一些实施例中，提供了一种存储器阵列，其包括（1）具有（a）第一导电线的第一存储器单元; （b）形成在第一导线之上的第一双极存储元件; 和（c）形成在所述第一双极存储元件上方的第二导线; 以及（2）形成在所述第一存储单元上方的第二存储单元，并且具有（a）形成在所述第二导线上方的第二双极存储元件; 和（b）形成在第二双极存储元件上方的第三导线。 第一和第二存储单元共享第二导线; 第一双极存储元件在第一存储单元内具有第一存储元件极性取向; 所述第二双极存储元件在所述第二存储单元内具有第二存储元件极性取向; 并且第二存储元件极性取向与第一存储元件极性取向相反。 提供了许多其他方面。

公开(公告)号：US08981331B2

公开(公告)日：2015-03-17

申请号：US13783585

申请日：2013-03-04

申请人： SanDisk 3D LLC

发明人： Yung-Tin Chen ,  Chuanbin Pan ,  Andrei Mihnea ,  Steven Maxwell ,  Kun Hou

IPC分类号： H01L47/00 ,  H01L21/8238 ,  H01L45/00 ,  H01L27/24

CPC分类号： H01L45/146 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1616 ,  Y10S438/957

摘要： In some embodiments, a memory cell is provided that includes a metal-insulator-metal stack and a steering element coupled to the metal-insulator-metal stack. The metal-insulator-metal stack includes a first conductive layer, a reversible resistivity switching layer above the first conductive layer, and a second conductive layer above the reversible resistivity switching layer. The first conductive layer and/or the second conductive layer includes a first semiconductor material layer. The steering element includes the first semiconductor material layer. Numerous other aspects are provided.

摘要翻译： 在一些实施例中，提供了包括金属 - 绝缘体 - 金属堆叠和耦合到金属 - 绝缘体 - 金属堆叠的操纵元件的存储单元。 金属 - 绝缘体 - 金属堆叠包括第一导电层，第一导电层上方的可逆电阻率开关层和可逆电阻率切换层上方的第二导电层。 第一导电层和/或第二导电层包括第一半导体材料层。 该转向元件包括第一半导体材料层。 提供了许多其他方面。

公开(公告)号：US20130183829A1

公开(公告)日：2013-07-18

申请号：US13760877

申请日：2013-02-06

申请人： SANDISK 3D LLC

发明人： Huiwen Xu ,  Yung-Tin Chen ,  Steven J. Radigan

IPC分类号： H01L21/308

CPC分类号： H01L21/3088 ,  H01L21/0337 ,  H01L21/0338 ,  H01L27/101 ,  H01L27/1021

摘要： A method is provided that includes forming completely distinct first features above a substrate, forming sidewall spacers on the first features, filling spaces between adjacent sidewall spacers with filler features, and removing the sidewall spacers. Numerous other aspects are provided.

摘要翻译： 提供了一种方法，其包括在基底上形成完全不同的第一特征，在第一特征上形成侧壁间隔物，在填充物特征之间填充相邻侧壁间隔物之间​​的空间，以及去除侧壁间隔物。 提供了许多其他方面。

公开(公告)号：US20130175492A1

公开(公告)日：2013-07-11

申请号：US13783585

申请日：2013-03-04

申请人： SanDisk 3D LLC

发明人： Yung-Tin Chen ,  Chuanbin Pan ,  Andrei Mihnea ,  Steven Maxwell ,  Kun Hou

IPC分类号： H01L45/00

CPC分类号： H01L45/146 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1616 ,  Y10S438/957

摘要： In some embodiments, a memory cell is provided that includes a metal-insulator-metal stack and a steering element coupled to the metal-insulator-metal stack. The metal-insulator-metal stack includes a first conductive layer, a reversible resistivity switching layer above the first conductive layer, and a second conductive layer above the reversible resistivity switching layer. The first conductive layer and/or the second conductive layer includes a first semiconductor material layer. The steering element includes the first semiconductor material layer. Numerous other aspects are provided.

摘要翻译： 在一些实施例中，提供了包括金属 - 绝缘体 - 金属堆叠和耦合到金属 - 绝缘体 - 金属堆叠的操纵元件的存储单元。 金属 - 绝缘体 - 金属堆叠包括第一导电层，第一导电层上方的可逆电阻率开关层和可逆电阻率切换层上方的第二导电层。 第一导电层和/或第二导电层包括第一半导体材料层。 该转向元件包括第一半导体材料层。 提供了许多其他方面。

公开(公告)号：US09064547B2

公开(公告)日：2015-06-23

申请号：US14196956

申请日：2014-03-04

申请人： SanDisk 3D LLC

发明人： Raul Adrian Cernea ,  Yung-Tin Chen ,  George Samachisa

IPC分类号： G11C5/02 ,  G11C5/06 ,  G11C13/00 ,  H01L27/24 ,  G11C5/04 ,  H01L45/00

CPC分类号： G11C5/06 ,  G11C5/025 ,  G11C5/04 ,  G11C13/0002 ,  H01L27/2454 ,  H01L27/249 ,  H01L45/06 ,  H01L45/065 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1226 ,  H01L45/142 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147 ,  H01L45/148 ,  H01L45/149

摘要： A 3D array of nonvolatile memory has each read/write element accessed at a crossing between a word line and a bit line. The read/write element forms a tubular electrode having an outside shell of R/W material enclosing an oxide core. In a rectangular form, one side of the electrode contacts the word line and another side contacts the bit line. The thickness of the shell rather than its surface areas in contact with the word line and bit line determines the conduction cross-section and therefore the resistance. By adjusting the thickness of the shell, independent of its contact area with either the word line or bit line, each read/write element can operate with a much increased resistance and therefore much reduced current. Processes to manufacture a 3D array with such tubular R/W elements 3D array are also described.

摘要翻译： 非易失性存储器的3D阵列具有在字线和位线之间的交叉处访问的每个读/写元件。 读/写元件形成具有包围氧化物核心的R / W材料的外壳的管状电极。 在矩形形式中，电极的一侧接触字线，另一侧接触位线。 壳体的厚度而不是与字线和位线接触的表面积决定了传导截面，因此决定了电阻。 通过调整外壳的厚度，独立于与字线或位线的接触面积，每个读/写元件可以以大大增加的电阻工作，因此电流大大降低。 还描述了使用这种管状R / W元件3D阵列来制造3D阵列的过程。

公开(公告)号：US08933516B1

公开(公告)日：2015-01-13

申请号：US13925662

申请日：2013-06-24

申请人： SanDisk 3D LLC

发明人： Ming-Che Wu ,  Wei-Te Wu ,  Yung-Tin Chen

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119 ,  H01L29/788 ,  H01L27/24 ,  H01L45/00

CPC分类号： H01L27/2454 ,  H01L27/2445 ,  H01L27/249

摘要： A three-dimensional nonvolatile memory array includes a select layer that selectively connects vertical bit lines to horizontal bit lines. Individual select switches of the select layer include two separately controllable transistors that are connected in series between a horizontal bit line and a vertical bit line. Each transistor in a select switch is connected to a different control circuit by a different select line.

摘要翻译： 三维非易失性存储器阵列包括选择性地将垂直位线连接到水平位线的选择层。 选择层的各个选择开关包括串联连接在水平位线和垂直位线之间的两个可独立控制的晶体管。 选择开关中的每个晶体管通过不同的选择线连接到不同的控制电路。

公开(公告)号：US20140284538A1

公开(公告)日：2014-09-25

申请号：US14299240

申请日：2014-06-09

申请人： SANDISK 3D LLC

发明人： Yung-Tin Chen ,  Chuanbin Pan ,  Andrei Mihnea ,  Steven Maxwell ,  Kun Hou

IPC分类号： H01L45/00 ,  H01L27/24

CPC分类号： H01L45/146 ,  H01L27/2409 ,  H01L27/2418 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1616 ,  Y10S438/957

摘要： A memory cell is provided that includes a steering element, a metal-insulator-metal stack coupled in series with the steering element, and a conductor above the metal-insulator-metal stack. The steering element includes a diode having an n-region and a p-region. The metal-insulator-metal stack includes a reversible resistivity-switching material between a top electrode and a bottom electrode, and the top electrode includes a highly doped semiconductor material. The memory cell does not include a metal layer disposed between the metal-insulator-metal stack and the conductor. The bottom electrode includes the n-region or the p-region of the diode, and the reversible resistivity-switching material is directly adjacent the n-region or the p-region of the diode. Numerous other aspects are provided.

摘要翻译： 提供了一种存储单元，其包括转向元件，与转向元件串联耦合的金属 - 绝缘体 - 金属叠层以及金属 - 绝缘体 - 金属叠层上方的导体。 该转向元件包括具有n区和p区的二极管。 金属 - 绝缘体 - 金属堆叠包括在顶部电极和底部电极之间的可逆电阻率切换材料，并且顶部电极包括高度掺杂的半导体材料。 存储单元不包括设置在金属 - 绝缘体 - 金属叠层和导体之间的金属层。 底部电极包括二极管的n区域或p区域，并且可逆电阻率切换材料直接邻近二极管的n区域或p区域。 提供了许多其他方面。

公开(公告)号：US08658526B2

公开(公告)日：2014-02-25

申请号：US13760877

申请日：2013-02-06

申请人： SanDisk 3D LLC

发明人： Huiwen Xu ,  Yung-Tin Chen ,  Steven J. Radigan

IPC分类号： H01L21/44

CPC分类号： H01L21/3088 ,  H01L21/0337 ,  H01L21/0338 ,  H01L27/101 ,  H01L27/1021

摘要： A method is provided that includes forming completely distinct first features above a substrate, forming sidewall spacers on the first features, filling spaces between adjacent sidewall spacers with filler features, and removing the sidewall spacers. Numerous other aspects are provided.

摘要翻译： 提供了一种方法，其包括在基底上形成完全不同的第一特征，在第一特征上形成侧壁间隔物，在填充物特征之间填充相邻侧壁间隔物之间​​的空间，以及去除侧壁间隔物。 提供了许多其他方面。

公开(公告)号：US09653617B2

公开(公告)日：2017-05-16

申请号：US14723038

申请日：2015-05-27

申请人： SanDisk 3D LLC

发明人： Guangle Zhou ,  Ming-Che Wu ,  Yung-Tin Chen

IPC分类号： H01L29/786 ,  H01L27/24 ,  H01L29/423 ,  H01L29/66 ,  H01L21/265 ,  H01L45/00

CPC分类号： H01L29/78696 ,  H01L21/26513 ,  H01L21/2652 ,  H01L27/2454 ,  H01L27/249 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/78642 ,  H01L45/16

摘要： A multiple junction thin film transistor (TFT) is disclosed. The body of the TFT may have an n+ layer residing in a p− region of the body. The TFT may have an n+ source and an n+ drain on either side of the p− region of the body. Thus, the TFT has an n+/p−/n+/p−/n+ structure in this example. The n+ layer in the p− region increases the breakdown voltage. Also, drive current is increased. The impurity concentration in the n+ layer in the p− body and/or thickness of the n+ layer in the p− body may be tuned to increase performance of the TFT. In an alternative, the body of the TFT has a p+ layer residing in an n− region of the body. The TFT may have a p+ source and a p+ drain on either side of the p− region of the body.