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公开(公告)号：CN109841572B
公开(公告)日：2024-12-06
申请号：CN201811416261.6
申请日：2018-11-26
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L27/088
Abstract: 一种制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极结构；在所述伪栅极结构的侧壁上形成间隔件；形成初步第一层间绝缘图案以填充相邻间隔件之间的间隙；通过第一蚀刻工艺蚀刻所述初步第一层间绝缘图案的上部，以形成初步第二层间绝缘图案；通过离子注入工艺在所述伪栅极结构、所述间隔件和所述初步第二层间绝缘图案上注入离子；通过第二蚀刻工艺蚀刻所述初步第二层间绝缘图案的上部，以形成具有平坦上表面的层间绝缘图案；以及在所述层间绝缘图案上形成覆盖图案以填充所述间隔件之间的间隙。
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公开(公告)号：CN109390198A
公开(公告)日：2019-02-26
申请号：CN201810479744.4
申请日：2018-05-18
Applicant: 三星电子株式会社
IPC: H01J37/32
CPC classification number: H01L21/68735 , B23B31/02 , H01L21/02021 , H01L21/265 , H01L21/67103 , H01L21/67109 , H01L21/67213 , H01L21/6831 , H01L21/6833 , H01L21/68742 , H01L21/68764 , H01J37/32715 , H01J37/32633
Abstract: 本申请公开了一种晶圆支撑组件和半导体处理设备。该晶圆支撑组件可以包括晶圆卡盘，所述晶圆卡盘包括第一表面和第二表面，其中，所述第一表面可以具有中央区域和边缘区域，所述中央区域被构造为在离子注入晶圆期间承托所述晶圆，所述边缘区域围绕所述中央区域并在晶圆被承托在所述中央区域中时超过所述晶圆的边缘，并且所述第二表面与所述第一表面相对。边缘遮挡结构可以覆盖所述第一表面的所述边缘区域的至少一部分，其中，所述边缘遮挡结构可以具有遮挡主体，其具有面向所述中央区域的具有倾斜侧表面。
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公开(公告)号：CN115084132A
公开(公告)日：2022-09-20
申请号：CN202111446580.3
申请日：2021-11-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 公开了一种半导体器件。该半导体器件可以包括：半导体衬底，该半导体衬底包括突出的有源图案；设置在有源图案上并延伸以与有源图案交叉的第一栅极图案；设置在第一栅极图案的顶面上的第一盖帽图案，第一盖帽图案具有顶面、侧面和圆角边缘；以及覆盖第一盖帽图案的侧面和边缘的第一绝缘图案。在第一盖帽图案的边缘上的第一绝缘图案的厚度与在间隔物图案的外侧面上的第一绝缘图案的厚度不同。
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公开(公告)号：CN110164956B
公开(公告)日：2022-07-01
申请号：CN201910481251.9
申请日：2014-11-14
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336 , H01L21/223 , H01L21/8234 , H01L21/84
Abstract: 本发明公开了一种制造半导体器件的方法和半导体器件，所述方法包括步骤：形成沿着第一方向延伸的初始鳍式有源图案；形成覆盖初始鳍式有源图案的下部的器件隔离图案；形成沿着第二方向延伸并在初始鳍式有源图案上交叉的栅极结构；形成具有第一区和第二区的鳍式有源图案；利用选择性外延生长工艺在第二区上形成初始杂质掺杂图案；以及利用等离子体掺杂工艺通过注入杂质形成杂质掺杂图案，其中第一区的上表面处于第一水平，第二区的上表面处于低于第一水平的第二水平。
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公开(公告)号：CN113725218A
公开(公告)日：2021-11-30
申请号：CN202110338820.1
申请日：2021-03-30
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件，包括：在基板上的有源图案；在有源图案上的一对源极/漏极图案；在所述一对源极/漏极图案之间的沟道图案，该沟道图案包括堆叠为彼此间隔开的半导体图案；以及栅电极，与沟道图案重叠并在第一方向上延伸。所述一对源极/漏极图案中的一个包括第一半导体层和其上的第二半导体层。第一半导体层与第一半导体图案接触，该第一半导体图案是堆叠的半导体图案之一。第一半导体图案、第一半导体层和第二半导体层在第一方向上的最大宽度分别是第一宽度、第二宽度、第三宽度，第二宽度大于第一宽度并且小于第三宽度。
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Patent Agency Ranking
公开(公告)号：CN108695256A
公开(公告)日：2018-10-23
申请号：CN201810288543.6
申请日：2018-04-03
Applicant: 三星电子株式会社
IPC: H01L21/8234
Abstract: 本申请提供了一种制造半导体装置的方法以及半导体装置。该制造半导体装置的方法包括：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成连接至第一源极/漏极区的第一接触图案。第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。
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公开(公告)号：CN101312154A
公开(公告)日：2008-11-26
申请号：CN200810127762.2
申请日：2008-01-18
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/522 , H01L23/532 , H01L21/00
Abstract: 本发明提供一种半导体器件的制造方法。该方法包括提供具有导电图案的半导体衬底和在导电图案和半导体衬底上形成绝缘层。对绝缘层进行构图以形成露出一部分导电图案的开口。在开口的内壁和绝缘层的顶面上形成预扩散阻挡层。向预扩散阻挡层上提供氧原子以形成第一扩散阻挡层。在第一扩散阻挡层上形成金属层。金属层形成为填充由第一扩散阻挡层围绕的开口。本发明还提供通过该方法制造的半导体器件和用于制造该半导体器件的半导体集群设备。
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公开(公告)号：CN112017965B
公开(公告)日：2024-12-31
申请号：CN202010360788.2
申请日：2020-04-30
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L21/8234
Abstract: 一种制造半导体器件的方法包括：在衬底上形成有源图案，有源图案包括交替地堆叠的第一半导体图案和第二半导体图案；在有源图案的顶表面和侧壁上形成盖图案；在盖图案上执行沉积工艺以形成绝缘层；以及在绝缘层上形成与有源图案交叉的牺牲栅极图案。盖图案具有晶体结构并且与第一半导体图案的侧壁和第二半导体图案的侧壁物理接触。
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公开(公告)号：CN107871739B
公开(公告)日：2024-01-02
申请号：CN201710864541.2
申请日：2017-09-22
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开涉及集成电路器件。一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上从衬底突出；栅线，其交叉鳍型有源区并重叠鳍型有源区的表面和彼此相反的侧壁；绝缘间隔物，其设置在栅线的侧壁上；源极区和漏极区，其在栅线的彼此相反的侧设置在鳍型有源区上；第一导电插塞，其连接源极区或漏极区；以及封盖层，其设置在栅线上并平行于栅线延伸。封盖层包括重叠栅线的第一部分以及重叠绝缘间隔物的第二部分。第一部分和第二部分相对于彼此具有不同的成分。第二部分接触第一部分和第一导电插塞。
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公开(公告)号：CN108695256B
公开(公告)日：2023-07-21
申请号：CN201810288543.6
申请日：2018-04-03
Applicant: 三星电子株式会社
IPC: H01L21/8234
Abstract: 本申请提供了一种制造半导体装置的方法以及半导体装置。该制造半导体装置的方法包括：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成连接至第一源极/漏极区的第一接触图案。第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。
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