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公开(公告)号：CN120035120A
公开(公告)日：2025-05-23
申请号：CN202410785296.6
申请日：2024-06-18
Applicant: 三星电子株式会社
IPC: H10B10/00
Abstract: 一种半导体器件可以包括：第一下有源接触部；第一源/漏图案，在第一下有源接触部上；第二下有源接触部；第二源/漏图案，在第二下有源接触部上；下导电层，电连接到第一下有源接触部和第二下有源接触部；第三源/漏图案和第四源/漏图案，在第一源/漏图案与第二源/漏图案之间；第一上有源接触部，在第三源/漏图案上；第二上有源接触部，在第四源/漏图案上；以及上导线，电连接到第一上有源接触部和第二上有源接触部。第一源/漏图案至第四源/漏图案、第一下有源接触部和第二下有源接触部、以及第一上有源接触部和第二上有源接触部可以设置在下导电层与上导线之间。
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公开(公告)号：CN116978908A
公开(公告)日：2023-10-31
申请号：CN202310228845.5
申请日：2023-03-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/08 , H01L29/10 , B82Y10/00
Abstract: 可以提供一种半导体器件，其包括：衬底；第一有源图案和第二有源图案，在衬底上在第一水平方向上延伸，第二有源图案在第一水平方向上与第一有源图案分开；第一纳米片，在第一有源图案上在垂直方向上彼此分开；第二纳米片，在第一有源图案和第二有源图案上在垂直方向彼此分开；栅电极，在第一有源图案上在与第一水平方向不同的第二水平方向上延伸并且围绕第一纳米片；源极/漏极区，位于第一纳米片和第二纳米片之间；有源切口部，在垂直方向上穿透第二纳米片，延伸到衬底，并且将第一有源图案与第二有源图案分开；以及牺牲层，位于源极/漏极区与有源切口部之间，与有源切口部接触，并且包括硅锗。
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公开(公告)号：CN116779612A
公开(公告)日：2023-09-19
申请号：CN202211650576.3
申请日：2022-12-21
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了半导体器件。所述半导体器件包括：有源区，在基底上；源极/漏极图案，在有源区上；沟道图案，在有源区上并且连接到源极/漏极图案，每个沟道图案包括垂直堆叠以彼此间隔开的多个半导体图案；栅电极，分别在沟道图案上，在第一方向上延伸并且彼此平行；以及有源接触件，分别电连接到源极/漏极图案。第一有源接触件的底表面位于第一水平处，并且第二有源接触件的底表面位于高于第一水平的第二水平处。第三有源接触件的底表面位于高于第二水平的第三水平处。
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公开(公告)号：CN114497040A
公开(公告)日：2022-05-13
申请号：CN202110971178.0
申请日：2021-08-23
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括：第一有源图案和第二有源图案，分别在衬底的第一有源区和第二有源区上；栅电极，在第一沟道图案和第二沟道图案上；有源接触，与第一源极/漏极图案和第二源极/漏极图案中的至少一个电连接；栅极接触，与栅电极电连接；第一金属层，在有源接触和栅极接触上，并包括第一电力线和第二电力线；以及第一栅极切割图案和第二栅极切割图案，在第一电力线和第二电力线下方。第一有源图案可以包括在一对第一源极/漏极图案之间的第一沟道图案。第二有源图案可以包括在一对第二源极/漏极图案之间的第二沟道图案。第一栅极切割图案和第二栅极切割图案可以分别覆盖第一沟道图案和第二沟道图案的最外侧表面。
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公开(公告)号：CN114078948A
公开(公告)日：2022-02-22
申请号：CN202110534075.8
申请日：2021-05-17
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路装置。所述集成电路装置包括：鳍型有源区，在基底上沿着第一水平方向；器件隔离层，位于鳍型有源区的相对的侧壁上；栅极结构，沿着与第一水平方向交叉的第二水平方向，栅极结构位于鳍型有源区上并位于器件隔离层上；以及源极/漏极区，位于鳍型有源区上，源极/漏极区与栅极结构相邻并包括顺序地堆叠在鳍型有源区上的外阻挡层、内阻挡层和主体层，并且外阻挡层和主体层中的每个包括Si1‑xGex层，其中，x≠0，并且内阻挡层包括Si层。
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Patent Agency Ranking
公开(公告)号：CN106981485B
公开(公告)日：2020-07-17
申请号：CN201610873691.5
申请日：2016-09-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H03K19/0185
Abstract: 本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。
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公开(公告)号：CN110690289B
公开(公告)日：2025-04-08
申请号：CN201910608974.0
申请日：2019-07-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底，该衬底包括第一区域和第二区域；第一界面层，该第一界面层设置在第一区域中的衬底上并具有第一厚度；第二界面层，该第二界面层设置在第二区域中的衬底上，其中第二界面层包括小于第一厚度的第二厚度；第一栅绝缘层，该第一栅绝缘层设置在第一界面层上并包括第一铁电材料层；第二栅绝缘层，该第二栅绝缘层设置在第二界面层上；第一栅电极，该第一栅电极设置在第一栅绝缘层上；以及第二栅电极，该第二栅电极设置在第二栅绝缘层上。
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公开(公告)号：CN119630044A
公开(公告)日：2025-03-14
申请号：CN202410429508.7
申请日：2024-04-10
Applicant: 三星电子株式会社
IPC: H10D64/20 , H10D62/10 , H10D30/01 , H10D30/60 , H01L23/528 , H01L23/522 , H10D84/85 , H01L21/768 , H10D84/03
Abstract: 提供了一种半导体装置及其制造方法。根据实施例的半导体装置包括：基底绝缘层，其具有彼此面对的第一表面和第二表面，在第一表面和第二表面之间具有厚度；基底绝缘层的第一表面上的沟道层；第一源极/漏极图案和第二源极/漏极图案，它们位于基底绝缘层的第一表面上，并且沿第一方向布置，沟道层位于第一源极/漏极图案和第二源极/漏极图案之间；栅极结构，其在基底绝缘层的第一表面上沿与第一方向交叉的第二方向延伸，并且围绕沟道层；第一硅化物层，其在凹部图案的侧壁上，凹部图案在与第一方向和第二方向垂直的第三方向上穿透第一源极/漏极图案；以及层间绝缘层，其设置在凹部图案中。
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公开(公告)号：CN110797388B
公开(公告)日：2024-09-17
申请号：CN201910571224.0
申请日：2019-06-28
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/41 , H01L21/336 , H01L29/78
Abstract: 提供了一种半导体器件，所述半导体器件包括：衬底，所述衬底具有第一区域和第二区域；第一晶体管，所述第一晶体管包括设置在所述第一区域中的单个第一有源鳍、与所述单个第一有源鳍相交的第一栅电极以及设置在所述单个第一有源鳍的第一凹陷中的单个第一源极/漏极层；以及第二晶体管，所述第二晶体管包括设置在所述第二区域中的多个第二有源鳍、与所述多个第二有源鳍相交的第二栅电极以及分别设置在所述多个第二有源鳍的第二凹陷中的多个第二源极/漏极层。所述单个第一有源鳍和所述多个第二有源鳍可以具有第一导电类型，并且所述第一凹陷的深度可以小于每一个所述第二凹陷的深度。
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公开(公告)号：CN115995482A
公开(公告)日：2023-04-21
申请号：CN202211284753.0
申请日：2022-10-17
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L27/092
Abstract: 本发明提供一种半导体器件，该半导体器件包括基板、在基板上的有源鳍和在有源鳍上的晶体管。该晶体管包括依次堆叠的下沟道层、中间沟道层和上沟道层以及栅极结构，该栅极结构横跨有源鳍，分别围绕沟道层并包括栅极电介质和栅电极。栅电极包括在有源鳍和下沟道层之间的下电极部分、在下沟道层和中间沟道层之间的中间电极部分、以及在中间沟道层和上沟道层之间的上电极部分。栅电极包括功函数调节金属元素，在下电极部分中的功函数调节金属元素的含量不同于在中间电极部分和上电极部分中的每个中的功函数调节金属元素的含量。
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