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公开(公告)号：CN118450712A
公开(公告)日：2024-08-06
申请号：CN202410091668.5
申请日：2024-01-23
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括在基板上沿第一方向彼此间隔开的第一导电线、沿第二方向与第一导电线间隔开的第二导电线、在第一导电线和第二导电线之间并沿第一方向延伸的栅电极、在第一导电线和栅电极之间并沿第一方向延伸的第一选择栅电极、围绕栅电极的侧表面并沿第一方向彼此间隔开的多个沟道图案、围绕第一选择栅电极的侧表面的第一选择沟道图案、以及在栅电极和每个沟道图案之间的铁电图案。第一选择沟道图案可以在第一方向上彼此间隔开并分别连接到沟道图案。
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公开(公告)号：CN109935587B
公开(公告)日：2024-05-28
申请号：CN201811176477.X
申请日：2018-10-10
Applicant: 三星电子株式会社
IPC: H01L27/092
Abstract: 公开了一种半导体装置，所述半导体装置包括：第一鳍形图案和第二鳍形图案，位于基底上并且彼此分开地延伸；场绝缘膜，位于基底上并且围绕第一鳍形图案的部分和第二鳍形图案的部分；第一栅极结构，位于第一鳍形图案上并且与第一鳍形图案交叉；第二栅极结构，位于第二鳍形图案上并且与第二鳍形图案交叉；以及分隔结构，从场绝缘膜的顶表面突出并且使第一栅极结构和第二栅极结构分隔，场绝缘膜和分隔结构包括相同的绝缘材料。
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公开(公告)号：CN115911045A
公开(公告)日：2023-04-04
申请号：CN202210522953.9
申请日：2022-05-13
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件，包括：有源图案，在衬底上；一对第一源/漏图案，在有源图案上；一对第二源/漏图案，在一对第一源/漏图案的顶表面上；栅电极，跨有源图案延伸，并且该栅电极具有面向一对第一源/漏图案和一对第二源/漏图案的侧壁；第一沟道结构，跨栅电极延伸并将一对第一源/漏图案彼此连接；以及第二沟道结构，跨栅电极延伸并将一对第二源/漏图案彼此连接。栅电极包括第一沟道结构的底表面与有源图案的顶表面之间的第一下部、以及第一沟道结构的顶表面与第二沟道结构的底表面之间的第一上部。第一下部的厚度大于第一上部的厚度。
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公开(公告)号：CN114823662A
公开(公告)日：2022-07-29
申请号：CN202210037009.4
申请日：2022-01-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/092 , H01L21/8238
Abstract: 提出了具有混合栅极/电中断的半导体器件及其制造方法，其允许在堆叠晶体管器件的一个层级的晶体管器件之间的电或扩散中断，而不必要求在堆叠晶体管器件的另一层级中存在类似的电或扩散中断。还提出，晶体管器件之间的电中断可以通过提供第一极性的沟道以及包括相反极性的功函数金属的伪栅极来形成。
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公开(公告)号：CN107731921B
公开(公告)日：2022-05-24
申请号：CN201710325741.0
申请日：2017-05-10
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/417 , H01L27/02 , H01L23/535
Abstract: 本发明提供一种包含接触结构的半导体装置。半导体装置包含限定下部有源区的隔离区。第一源极/漏极区和第二源极/漏极区以及第一栅极电极和第二栅极电极在下部有源区上。第一源极/漏极区和第二源极/漏极区邻近于彼此。第一栅极遮盖图案和第二栅极遮盖图案分别在第一栅极电极和第二栅极电极上。第一接触结构和第二接触结构分别在第一源极/漏极区和第二源极/漏极区上。下部绝缘图案在第一源极/漏极区与第二源极/漏极区之间。上部绝缘图案在第一接触结构与第二接触结构之间。氧化硅具有相对于形成上部绝缘图案、第一栅极遮盖图案以及第二栅极遮盖图案的绝缘材料的刻蚀选择性。
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Patent Agency Ranking
公开(公告)号：CN109935587A
公开(公告)日：2019-06-25
申请号：CN201811176477.X
申请日：2018-10-10
Applicant: 三星电子株式会社
IPC: H01L27/092
Abstract: 公开了一种半导体装置，所述半导体装置包括：第一鳍形图案和第二鳍形图案，位于基底上并且彼此分开地延伸；场绝缘膜，位于基底上并且围绕第一鳍形图案的部分和第二鳍形图案的部分；第一栅极结构，位于第一鳍形图案上并且与第一鳍形图案交叉；第二栅极结构，位于第二鳍形图案上并且与第二鳍形图案交叉；以及分隔结构，从场绝缘膜的顶表面突出并且使第一栅极结构和第二栅极结构分隔，场绝缘膜和分隔结构包括相同的绝缘材料。
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公开(公告)号：CN107689373A
公开(公告)日：2018-02-13
申请号：CN201710550373.X
申请日：2017-07-07
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/06 , H01L21/8234
CPC classification number: H01L27/0924 , H01L21/02192 , H01L21/266 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L21/823821 , H01L21/823828 , H01L21/823878 , H01L21/845 , H01L27/0886 , H01L29/0642 , H01L29/0649 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/66818 , H01L29/7854
Abstract: 本发明提供一种集成电路器件和制造集成电路器件的方法，该集成电路器件包括：在有源区中的彼此间隔开的多个沟道区；多个源/漏区；在有源区上的绝缘结构，该绝缘结构限定多个栅极空间；在栅极空间中的第一个中的第一栅极堆叠结构，该第一栅极堆叠结构包括第一含金属的功函数层；以及隔离堆叠结构，在与栅极空间中的与栅极空间中的第一个相邻的第二个中，该隔离堆叠结构具有与第一栅极堆叠结构不同的堆叠结构，并被配置为电隔离有源区的一部分。
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公开(公告)号：CN101393772B
公开(公告)日：2013-09-04
申请号：CN200810213858.0
申请日：2008-09-11
Applicant: 三星电子株式会社
IPC: G11C11/56
CPC classification number: G11C11/5678 , G11C11/56 , G11C13/0004
Abstract: 本发明提供一种多级存储器件及其操作方法。该器件包括一种存储结构，其中其电阻等级在其最小值附近的分布密度高于其电阻等级的最大值附近的分布密度。
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公开(公告)号：CN101354917A
公开(公告)日：2009-01-28
申请号：CN200810131101.7
申请日：2008-07-28
Applicant: 三星电子株式会社
IPC: G11C16/02 , G11C16/04 , H01L27/24 , H01L27/22 , H01L23/522 , H01L21/84 , H01L21/768
CPC classification number: G11C13/003 , G11C11/1675 , G11C13/0004 , G11C13/0007 , G11C2213/31 , G11C2213/32 , G11C2213/71 , G11C2213/75 , H01L27/228 , H01L27/2454 , H01L27/2481 , H01L45/04 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/147
Abstract: 本发明公开包括叠置NAND型电阻存储器单元串的非易失性存储器件及其制造方法。一种非易失性存储器件，包括基板、位于基板上的绝缘层以及多个串联连接的电阻存储器单元，以限定NAND型电阻存储器单元串，该多个串联连接的电阻存储器单元叠置在绝缘层中，以使得多个电阻存储器单元中的第一个位于基板上且多个电阻存储器单元中的下一个位于多个电阻存储器单元中的第一个上。位于绝缘层上的位线电连接到多个电阻存储器单元中的最后一个。多个电阻存储器单元中的至少一个可包括开关设备和数据存储元件，该数据存储元件包括与开关设备并联连接的可变电阻器。也讨论了相关设备和制造方法。
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公开(公告)号：CN1146968C
公开(公告)日：2004-04-21
申请号：CN99109412.3
申请日：1999-06-29
Applicant: 三星电子株式会社
IPC: H01L21/331 , H01L29/78
CPC classification number: H01L29/6659 , H01L21/26506 , H01L21/823807 , H01L21/823892 , H01L29/0847 , H01L29/1079 , H01L29/7833
Abstract: 向半导体衬底中注入第一导电杂质离子，由此形成阱区，其上再形成栅极。向栅极两侧的阱区中注入第一非导电杂质，以便控制其中的衬底缺陷，从而形成具有第一深度的第一沉淀区。向栅极两侧的阱区中注入第二非导电杂质离子，从而形成具有比第一深度相对浅的第二深度的源/漏区。向源/漏区中注入第二非导电杂质，以便控制其中的衬底缺陷，从而形成第二沉淀区。这种衬底缺陷如位错、扩展缺陷和堆垛层错同P-N结区隔离开，由此形成稳定P-N结。
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