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公开(公告)号：CN119922956A
公开(公告)日：2025-05-02
申请号：CN202510013358.6
申请日：2025-01-06
Applicant: 安徽大学
Abstract: 本发明公开基于异质结的高开关比整流率的气隙晶体管及其制备方法，属于晶体管技术领域；基于异质结的高开关比整流率的气隙晶体管包括：导电衬底，导电衬底上端设置有绝缘介质层，绝缘介质层上端设置有源电极，源电极上端设置有第一个二维材料层，第一个二维材料层上设置有第二个二维材料层，作为漏电极；所述第一个二维材料层采用MoS2，源电极材质为铂，第二个二维材料层采用石墨烯，MoS2与铂接触形成高肖特基势垒，有助于提高整流能力；并且将MoS2与石墨烯结合，可以形成具有更高载流子迁移率的异质结，这对提高场效应晶体管(FETs)的开关速度和降低功耗至关重要。
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公开(公告)号：CN119922955A
公开(公告)日：2025-05-02
申请号：CN202311417684.0
申请日：2023-10-27
Applicant: 华为技术有限公司
Abstract: 本申请公开了一种半导体器件及电子设备，半导体器件包括：半导体衬底、第一阻挡层、金属硅化物层、栅极堆叠结构及栅侧墙，半导体衬底包括沟道区以及位于沟道区两侧的源极区和漏极区，第一阻挡层位于源极区和漏极区上，金属硅化物层覆盖于源极区和漏极区上的第一阻挡层背向半导体衬底的一侧。源极区和漏极区分别形成有凹槽，凹槽中填充有第一半导体材料。第一阻挡层包括掺杂有第一掺杂离子的第二半导体材料，金属硅化物层的材料的晶格结构与第一半导体材料的晶格结构不同。由此设置，通过在金属硅化物层与第一半导体材料之间设置第一阻挡层，能够避免第一半导体材料与金属硅化物层直接接触产生材料团聚和析出，提高半导体器件的性能。
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公开(公告)号：CN119922931A
公开(公告)日：2025-05-02
申请号：CN202411507674.0
申请日：2024-10-28
Applicant: 意法半导体国际公司
Abstract: 本公开涉及GaN器件的背势垒集成方案。本公开的多种实施例公开了改进的氮化镓(GaN)功率器件以及制造此类器件的方法。制造GaN器件的方法可以包括提供具有第一侧和第二侧的半导体基材。半导体基材包括GaN材料、前侧势垒层和背侧势垒层。在半导体基材的第一区域上形成pGaN着落部，并且在半导体基材的第二区域上形成欧姆接触件。欧姆接触件包括一个或多个通孔接触件着落部和使得与背侧势垒层直接接触的一个或多个背侧势垒接触件。
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公开(公告)号：CN119913241A
公开(公告)日：2025-05-02
申请号：CN202411786081.2
申请日：2024-12-06
Applicant: 北京大学
IPC: C12Q1/6869 , H10D62/10 , H10D62/83 , H10D30/00 , H10D30/01 , H10D64/60 , B82Y40/00 , B82Y15/00 , C12M1/34
Abstract: 本发明提供了一种基于硅纳米线/石墨烯单分子器件的基因测序方法，属于单分子基因测序技术领域，本发明以一维硅纳米材料和分子异质结两种材料为电学探测元件，输出源漏电流，同步以单个功能性DNA聚合酶为元件栅极，制备单个DNA聚合酶修饰的单分子场效应晶体管器件；利用微纳加工和微流控技术，设计和构筑了仿生液相测试模块，优化了聚合酶测试条件，实现对无扩增基因的实时测序，能够达到单碱基分辨、高保真和低成本的基因测序目的。
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公开(公告)号：CN119208385B
公开(公告)日：2025-05-02
申请号：CN202411699006.2
申请日：2024-11-26
Applicant: 安徽长飞先进半导体股份有限公司
Abstract: 本申请公开了一种半导体器件及制备方法、功率模块、功率转换电路和车辆，涉及半导体技术领域，半导体器件的半导体本体被设置为第一导电类型，半导体本体包括被设置为第一导电类型的第一区域、第二导电类型的阱区以及第二导电类型的第二区域，第二区域及至少部分第一表面与半导体器件的源极连接形成肖特基接触。半导体器件还包括多个被设置为第二导电类型的第一结构。肖特基接触减少了半导体器件导通压降和反向恢复时间以及反向恢复能耗，在续流的过程中不会发生空穴进入到漂移层的问题，降低了器件双击退化的风险，避免外接续流二极管。另外，多个第一结构提高了器件整体的反向特性和栅氧可靠性，从而保证器件长期可靠性。
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Patent Agency Ranking
公开(公告)号：CN114496755B
公开(公告)日：2025-05-02
申请号：CN202210008434.0
申请日：2022-01-06
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 颜树范
Abstract: 本申请公开了一种屏蔽栅MOSFET器件及其制作方法，属于半导体器件及制造领域。该方法包括：在屏蔽栅厚介质层形成后，通过等高度的光刻胶形成出屏蔽栅多晶硅生成区域，光刻胶去除后其位置淀积形成屏蔽栅多晶硅，同时，屏蔽栅厚介质层上方紧贴沟槽侧壁处淀积形成栅多晶硅，从而在不增加光刻过程情况下一步淀积完成屏蔽栅多晶硅和栅多晶硅，减少了多晶硅的淀积次数，以解决相关技术中光刻次数较多带来的成本问题；此外，新结构与新工艺下，减少了屏蔽栅多晶硅和栅多晶硅这两层多晶硅之间的交叠电容，进而降低了输入电容。
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公开(公告)号：CN113889532B
公开(公告)日：2025-05-02
申请号：CN202110241119.8
申请日：2021-03-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件及其形成方法。一种形成半导体器件的方法，包括：在鳍之上形成虚设栅极，其中，鳍突出于衬底之上；用电介质材料包围虚设栅极；以及用替换栅极结构来替换虚设栅极，其中替换该虚设栅极包括：在电介质材料中形成栅极沟槽，其中，形成栅极沟槽包括去除虚设栅极；在栅极沟槽中形成金属栅极堆叠，其中，形成该金属栅极堆叠包括在栅极沟槽中依次形成栅极电介质层、第一功函数层和间隙填充材料；以及扩大栅极沟槽中的间隙填充材料的体积。
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公开(公告)号：CN113823688B
公开(公告)日：2025-05-02
申请号：CN202010566015.X
申请日：2020-06-19
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
Inventor： 景友亮
Abstract: 本申请提供一种半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底上形成有鳍部，所述鳍部包括鳍部第一部分；栅极结构，所述栅极结构横跨所述鳍部第一部分，且覆盖所述鳍部第一部分的顶部和侧壁，所述栅极结构两侧的鳍部第一部分中形成有凹槽，且所述凹槽底面的宽度小于所述鳍部的宽度。本申请提供的半导体结构及其形成方法通过增大外延层与沟道之间的平均距离，进而减少寄生电容和漏电流，提高器件的可靠性。
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公开(公告)号：CN113097304B
公开(公告)日：2025-05-02
申请号：CN202110019713.2
申请日：2021-01-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件及其制造方法。一种方法，包括：形成有源沟道区域；形成虚设沟道区域；在有源沟道区域之上形成第一栅极电介质层；在虚设沟道区域之上形成第二栅极电介质层；从虚设沟道区域去除第二栅极电介质层；在虚设沟道区域之上并且与虚设沟道区域接触地形成栅极隔离区域；以及形成第一栅极堆叠和第二栅极堆叠。第一栅极堆叠在有源沟道区域上。栅极隔离区域将第一栅极堆叠与第二栅极堆叠分开。
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公开(公告)号：CN119908011A
公开(公告)日：2025-04-29
申请号：CN202380067547.0
申请日：2023-09-27
Applicant: 株式会社半导体能源研究所
IPC: G11C14/00 , G11C5/02 , G11C5/14 , H10B12/00 , H10B41/70 , H10B53/30 , H10B99/00 , G06F9/48 , H10D84/03 , H10D84/83 , H10D84/80 , H10D84/00 , H10D30/67 , H10D30/01 , H10D30/69 , H10D30/68
Abstract: 提供一种新颖的半导体装置。该半导体装置包括具有n个触发器的触发器群以及多个存储单元。触发器群具有保持n位的数据的功能。多个存储单元中的一个具有保持n位的数据的功能。多个存储单元中的另一个具有保持p位的数据的功能。在保持在触发器群中的数据为n位时，在第一工作中将保持在触发器群中的n位的数据写入到存储单元中的一个。在保持在触发器群中的数据为p位时，在第二工作中将该p位的数据写入到存储单元中的另一个。n为2以上的整数中的任一个，p为1以上且小于n的整数中的任一个。
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