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公开(公告)号：CN119922948A
公开(公告)日：2025-05-02
申请号：CN202411929198.1
申请日：2024-12-25
Applicant: 珠海格力电器股份有限公司
Inventor： 陈昊宇
Abstract: 本发明实施例提供了一种MOSFET器件和芯片，包括N型衬底；N型外延层，设于N型衬底另一侧；N型电流扩展层和第一P型埋层，设于N型外延层上方；N型电流扩展层与第一P型埋层连接；第一N+区，设于第一P型埋层的表面形成的凹槽中；沟槽，形成于N型电流扩展层和第一P型埋层上方；源极多晶硅区、栅极多晶硅区和氧化层，设于沟槽内，氧化层覆盖源极多晶硅区和栅极多晶硅区的表面。本发明实施例通过N型电流扩展层和第一P型埋层形成在源极多晶硅下方的沟道二极管，当器件处于反向导通状态时，沟道二极管比体二极管先导通，从而避免了处于反向续流工作模式时，体二极管续流损耗大且存在双极退化的问题。
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公开(公告)号：CN119922935A
公开(公告)日：2025-05-02
申请号：CN202510076749.2
申请日：2025-01-17
Applicant: 长飞先进半导体(武汉)有限公司
Abstract: 本发明公开了一种半导体器件及制作方法、功率模块、功率转换电路和车辆。制作方法包括：形成半导体本体；在半导体本体的第一表面上形成第一掩模层，其中，第一掩模层包括第一通孔，所述第一通孔暴露所述栅极沟槽和至少部分所述第一区域；在栅极沟槽内形成第一氧化层；以第一掩模层为掩模在半导体本体内形成反型层；去除第一掩模层及第一氧化层；在栅极沟槽中形成绝缘层及沟槽栅极。本发明提供了一种半导体器件及制作方法、功率模块、功率转换电路和车辆，可以减少制作半导体器件的工艺步骤，降低了半导体器件的制作成本。
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公开(公告)号：CN113053752B
公开(公告)日：2025-05-02
申请号：CN202010186664.7
申请日：2020-03-17
Applicant: 台积电(中国)有限公司 , 台湾积体电路制造股份有限公司
Inventor： 陈正龙
Abstract: 本公开涉及半导体器件及其制造方法。一种方法，包括：在衬底的外延层上方形成硬掩模；在硬掩模上方形成经图案化的掩模；蚀刻硬掩模和外延层以在外延层中形成沟槽，其中，硬掩模的剩余部分覆盖外延层的最上表面，并且沟槽暴露外延层的侧壁；通过沿着与外延层的最上表面的法线不平行的倾斜方向将p型离子束引导到沟槽中来形成P阱区域，其中，在将p型离子束引导到沟槽中期间，通过硬掩模的剩余部分保护外延层的最上表面免受p型离子束的影响；以及在将p型离子束引导到沟槽之后，在沟槽中形成栅极结构。
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公开(公告)号：CN119907255A
公开(公告)日：2025-04-29
申请号：CN202510081837.1
申请日：2025-01-17
Applicant: 上海积塔半导体有限公司
IPC: H10D30/01 , H10D30/63 , H10D62/10 , H01L21/265
Abstract: 本申请提供了一种碳化硅晶体管结构及其制备方法，所述方法包括：提供一碳化硅衬底；于所述碳化硅衬底内形成阱区；于所述阱区中形成第一掺杂区；对所述第一掺杂区和所述阱区进行离子注入形成从所述第一掺杂区延伸至所述阱区的第二掺杂区，其中，在形成位于所述阱区内的第二掺杂区部分时，采用第一浓度的离子注入，在形成位于所述第一掺杂区内的第二掺杂区部分时，采用第二浓度的离子注入，所述第二浓度高于所述第一浓度；于所述碳化硅衬底的顶面形成栅极结构。通过采用本申请，在制备第一掺杂区时不受硬掩膜的影响而可以设计为更小的尺寸，从而有利于减小晶体管结构的导通电阻。
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公开(公告)号：CN119907251A
公开(公告)日：2025-04-29
申请号：CN202311374681.3
申请日：2023-10-23
Applicant: 北京超弦存储器研究院
Abstract: 一种半导体器件及其制造方法、电子设备，涉及半导体技术；半导体器件的制造方法包括：在衬底上依次形成第一电极、绝缘层和第二电极的堆叠结构；在所述堆叠结构上形成沿着垂直于所述衬底方向延伸的孔洞，所述孔洞将至少部分所述第一电极和所述第二电极暴露；采用原子层沉积工艺，通过氧化剂在所述孔洞的内壁上生长半导体层，所述半导体层为金属氧化物半导体层；所述半导体层分别与暴露的所述第一电极和所述第二电极接触；采用原子层沉积工艺，通过氧化剂在所述孔洞的内壁上生长半导体层，包括：在腔体中通入氧化剂和前驱体，其中，所述氧化剂为气体或等离子体；其中，所述气体或等离子体的氧化性在所述半导体层厚度增加的过程中增强；降低半导体层氧化过程中对第一电极和第二电极的氧化。
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Patent Agency Ranking
公开(公告)号：CN119866033A
公开(公告)日：2025-04-22
申请号：CN202411269805.6
申请日：2024-09-11
Applicant: 绍兴比亚迪半导体有限公司
Abstract: 本申请涉及一种晶体管及其制备方法、功率器件及车辆，晶体管包括第一半导体层，位于所述第一半导体层内的沟槽，至少位于所述沟槽侧壁的第二半导体层，以及位于沟槽内与所述第二半导体层接触的栅极结构。所述第二半导体层的晶系与所述第一半导体层的晶系相同，因此至少在沟槽侧壁形成第二半导体层，可以减少第一半导体层在沟槽侧壁处的晶体缺陷，从而提高沟槽的一致性、提高栅极结构的稳定性，从而提高器件的性能和可靠性。
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公开(公告)号：CN119866032A
公开(公告)日：2025-04-22
申请号：CN202311355751.0
申请日：2023-10-19
Applicant: 安建科技有限公司
Abstract: 一种链型半导体器件及其制造方法，本发明涉及于功率半导体器件，器件的半导体上表面分布有一段以上的链型沟槽和设于链型沟槽上方的绝缘氧化层，所述的绝缘氧化层上设有第一接触孔和第二接触孔；所述的链型沟槽包括有第一类沟槽以及第二类沟槽，第一类沟槽设有栅电极和屏蔽栅电极，所述的屏蔽栅电极通过第二接触孔连接到源极，所述的第二类沟槽设有栅电极,第一类沟槽和第二类沟道中的栅电极相连；第一类沟槽之间设有第二导电型掺杂体区和第一导电型重掺杂源区，两者通过第一接触孔连接到源极。本发明采用链型沟槽结构，能实现比已有结构器件更低的开通电阻以及更小的沟槽密度，更优的开关性能。
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公开(公告)号：CN119855212A
公开(公告)日：2025-04-18
申请号：CN202510241970.9
申请日：2025-03-03
Applicant: 无锡旷通半导体有限公司
Abstract: 本发明涉及一种高浪涌MOS器件及其制备方法，其包括栅极结构、第二导电类型体区、第一导电类型第一源区和第一导电类型第二源区，栅极结构至少设置有两个，第二导电类型体区设置在两个栅极结构之间，多个第一导电类型第一源区沿第一方向排布设置，多个第一导电类型第二源区沿第一方向排布设置，第一导电类型第一源区和第一导电类型第二源区在第二方向上处于不同位置，第一导电类型第一源区和第二导电类型第二源区沿第一方向依次交错设置，第一导电类型第一源区和相邻的第一导电类型第二源区连接，本发明具有显著的增加MOS器件中第二导电类型体区的结面积，进而有效的增加P/N结的结面积，有效增强MOS器件的抗浪涌能力的效果。
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公开(公告)号：CN119855211A
公开(公告)日：2025-04-18
申请号：CN202411988934.0
申请日：2024-12-31
Applicant: 江苏芯长征微电子集团股份有限公司 , 芯长征微电子制造(山东)有限公司
Abstract: 本申请提供一种沟槽型功率器件及其制作方法，该功率器件包括半导体层，以及位于半导体层中的元胞功能区、屏蔽结构及接地结构。元胞功能区包括多个沟槽栅。屏蔽结构包括至少一屏蔽区域，屏蔽区域经过多个沟槽栅的下方延伸。接地结构包括至少一接地区域，接地区域接地。其中，至少一接地区域与同一屏蔽区域电性连接以构成屏蔽接地单元。屏蔽接地单元的导电类型与半导体层导电类型不同。该功率器件通过屏蔽接地单元减弱多个沟槽栅的底部的电场集中程度，提高功率器件的可靠性。对屏蔽接地单元的结构设置，可以在保证良好屏蔽保护效果的同时，保证功率器件的沟道密度，提升功率器件的导通能力，且整体结构简单。该制作方法工艺步骤简单。
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公开(公告)号：CN119815879A
公开(公告)日：2025-04-11
申请号：CN202411911930.2
申请日：2024-12-24
Applicant: 南京南瑞半导体有限公司 , 国网江西省电力有限公司电力科学研究院
Abstract: 本发明公开了一种沟槽型碳化硅器件及其制备方法，通过在沟槽型碳化硅器件中引入沟槽型源极和栅极沟槽阶梯，通过将栅漏电容转换为栅源和漏源电容串联的形式，在维持碳化硅器件的导通电阻不过多增大的前提下，显著降低了栅漏电容，提高了器件的开关速度，降低了开关损耗，同时沟槽底部的栅氧保护区可屏蔽栅氧内电场强度，保护栅氧，避免栅氧击穿，从而防止器件过早击穿烧毁、提升器件可靠性。此外，本发明的器件结构和制备方法简单，效果显著，因此可实现高性能、批量化沟槽型碳化硅器件制备及生产，具有巨大的市场潜力与广泛的应用前景。
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