-
公开(公告)号：CN119920775A
公开(公告)日：2025-05-02
申请号：CN202411972376.9
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/46 , H10B12/00 , H10B80/00
Abstract: 本发明涉及层叠半导体技术领域，尤其是涉及一种三维动态随机存取存储器封装结构。三维动态随机存取存储器封装结构包括衬底、3D DRAM器件和散热部件；所述3D DRAM器件设置在衬底上，所述散热部件设置在3D DRAM器件的上表面；所述衬底上设置有散热通道，所述散热部件的部分结构与散热通道的开口端接触。3D DRAM中，由于多层芯片堆叠，热量在垂直方向上累积，使得底部芯片的散热负担加重，本申请中通过在衬底上设置散热通道，底部芯片的热量可以通过散热通道传递至散热散热部件进行散热，由此，提高了芯片的散热效率。
-
公开(公告)号：CN119917447A
公开(公告)日：2025-05-02
申请号：CN202411883044.3
申请日：2024-12-19
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明提供了一种基于3D DRAM的可重构处理器、计算方法、设备及介质，包括3D DRAM、逻辑电路模块和可重构模块；3D DRAM包括多个3D存储区域，用于分别存储可重构处理器的可重构算子配置信息和调度任务；逻辑电路模块，用于从3D DRAM中获取调度任务的配置数据并解析，根据解析结果确定对应的可重构阵列，根据调度任务配置可重构阵列中的可重构算子，采用已配置的可重构算子运算调度任务；可重构模块包括多个可重构算子，用于根据调度任务的任务类型、多个可重构算子与三维存储区域的距离，重新配置调度任务在多个3D存储区域中的存储位置，以解决进一步提高可重构处理器的计算量和存储量的问题。
-
公开(公告)号：CN119893980A
公开(公告)日：2025-04-25
申请号：CN202311386826.1
申请日：2023-10-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种存储单元、存储器及其访问方法、电子设备，存储器包括：沿垂直于衬底方向堆叠的多层存储阵列，与多层存储阵列一一对应的多条第一字线，其中，存储阵列包括沿阵列分布的多个存储单元，与多层所述存储阵列的行对应的多条第二字线，所述存储单元包括晶体管，晶体管包括第一栅电极和第二栅电极，同层的存储单元的第一栅电极连接到该层所对应的所述第一字线，不同层的同行的存储单元的第二栅电极连接到该行对应的所述第二字线。本实施例提供的方案，通过第一字线和第二字线即可实现选中一行存储单元，在减少字线驱动器数量的同时可以无需设置用于字线选通的选通晶体管，无需增加制造选通晶体管的工艺步骤，简化工艺，降低成本，且控制逻辑简单。
-
公开(公告)号：CN119677091A
公开(公告)日：2025-03-21
申请号：CN202311233523.6
申请日：2023-09-21
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C5/02 , G11C11/403
Abstract: 本申请提供了一种半导体结构及其制造方法、存储器。该半导体结构包括多个导电层，其垂直间隔堆叠，每个导电层具有公共连接区以及位于所述公共连接区至少一侧的存储单元区；多个通孔，其设置在所述公共连接区中且沿着所述公共连接区的延伸方向间隔排列，所述通孔贯穿所述多个导电层，所述通孔的个数等于所述导电层的层数；多个导电柱，各所述导电柱一一对应设置在各所述通孔内，且各所述导电柱与各所述导电层一一对应电连接。本申请实现了共用位线或共用字线连接到位于存储单元阵列下方的器件如SA或SWD。
-
公开(公告)号：CN119584535A
公开(公告)日：2025-03-07
申请号：CN202311155250.8
申请日：2023-09-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供衬底；于衬底的上表面形成叠层结构，叠层结构包括由下至上依次叠置的第一侧墙介质层、第二侧墙介质层、导电层、第三侧墙介质层及第四侧墙介质层；第一侧墙介质层与第二侧墙介质层的介电常数不同；第三侧墙介质层与第四侧墙介质层的介电常数不同；于叠层结构内形成多个沟道孔；于各沟道孔内形成有源柱，有源柱与沟道孔的侧壁具有间距；于叠层结构内形成字线隔离槽，以得到多条间隔排布的字线；字线环绕有源柱，且沿第一方向延伸；字线包括由下至上依次叠置的第一外侧墙、第一内侧墙、字线导电层、第二内侧墙及第二外侧墙。
-
Patent Agency Ranking
公开(公告)号：CN119546153A
公开(公告)日：2025-02-28
申请号：CN202311109031.6
申请日：2023-08-31
Applicant: 北京超弦存储器研究院
Abstract: 本申请涉及一种半导体器件及其制备方法、电子设备。所述半导体器件的制备方法包括：在堆叠结构形成通孔，通孔沿垂直于衬底的方向贯穿第二源/漏极及层间介质层，且至少延伸至第一源/漏极；至少于层间介质层暴露于通孔的侧壁，在侧壁形成与层间介质层为吸附关系的自组装单分子层，使得通孔内露出自组装单分子层未覆盖的第一源/漏极和第二源/漏极；以自组装单分子层作为掩膜，于第一源/漏极及第二源/漏极上形成接触层；去除自组装单分子层；第一源/漏极上的接触层和第二源/漏极上的接触层通过层间介质层隔离；于通孔内的侧壁形成半导体层，半导体层与第一源/漏极和第二源/漏极上的接触层连接。工艺简单，成本低。
-
公开(公告)号：CN119545778A
公开(公告)日：2025-02-28
申请号：CN202311116234.8
申请日：2023-08-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，半导体器件的制造方法包括：沿着衬底的厚度方向，在衬底上形成依次交替设置的牺牲层和导电层，依次交替设置的牺牲层和导电层形成堆叠结构，牺牲层和导电层的晶格失配度为小于等于0.5％；通过图案化的蚀刻，在堆叠结构中形成沿着垂直于衬底方向延伸的凹槽，凹槽将导电层的侧壁和牺牲层的侧壁暴露；对暴露的牺牲层的侧壁进行选择性刻蚀，去除牺牲层，形成空腔，并保留导电层，空腔将导电层的至少部分侧面暴露；采用绝缘层将空腔和凹槽填充；去除部分绝缘层，形成通道，通道将导电层的至少部分侧面暴露；在暴露的导电层的侧面上依次形成栅极绝缘层和栅电极。
-
公开(公告)号：CN119325246A
公开(公告)日：2025-01-17
申请号：CN202310862946.8
申请日：2023-07-13
Applicant: 北京超弦存储器研究院
IPC: H10D30/01 , H10D30/60 , H10D62/10 , H10D62/17 , H01L21/306 , H10B12/00 , H10B41/27 , H10B41/35 , H10B43/27 , H10B43/35
Abstract: 本公开涉及一种半导体结构及其制备方法、存储器及电子设备。半导体结构的制备方法包括：提供衬底；于衬底上形成沿第一方向依次层叠的第一半导体层、第二半导体层以及第三半导体层，第一半导体层覆盖衬底的顶面；第二半导体层包括第一元素及第二元素；其中，第二半导体层包括沿第一方向依次排布的第一界面层、中间层及与第三半导体层相邻的第二界面层，第一界面层中第二元素的含量沿远离衬底的顶面的方向逐渐减小，第二界面层中第二元素的含量沿远离中间层的顶面的方向逐渐增大；采用各向同性刻蚀工艺刻蚀第二半导体层，得到矩形凹槽。能够抑制侧向刻蚀工艺的圆弧效应，形成更为陡直的形貌，以提高刻蚀截面的方形度，从而提升器件性能及可靠性。
-
公开(公告)号：CN119152903A
公开(公告)日：2024-12-17
申请号：CN202310721171.2
申请日：2023-06-16
Applicant: 北京超弦存储器研究院
IPC: G11C11/402 , G11C11/4063 , G11C11/4094 , G11C11/408
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。该存储单元包括读晶体管和写晶体管，其中读晶体管为双栅晶体管，读晶体管包括第一栅极、第二栅极、第一源/漏极和第二源/漏极；第一栅极用于与读取字线电连接；第一源/漏极用于与参考电压端电连接；写晶体管包括第三源/漏极和第四源/漏极；第三源/漏极与第二栅极电连接；第四源/漏极、第二源/漏极均用于与位线电连接。本申请读晶体管为平面型晶体管，写晶体管为垂直型晶体管，读晶体管和写晶体管在垂直衬底的方向上堆叠，能够提升存储单元的集成密度。
-
公开(公告)号：CN119069352A
公开(公告)日：2024-12-03
申请号：CN202310636699.X
申请日：2023-05-31
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种半导体结构的制备方法、半导体结构、存储器及电子设备。该半导体结构的制备方法包括：提供一衬底；在衬底的一侧依次形成第一电极层、沟道层和牺牲层；制作替代栅，替代栅覆盖沟道层的侧壁；制作第一介质层，并去除牺牲层和替代栅，以形成由第一介质层、第一电极层和沟道层围成的容纳腔；在第一电极层远离衬底的一侧制作栅极层，栅极层位于容纳腔内，栅极层环设在沟道层的外周，且分别与第一电极层和沟道层绝缘；在沟道层远离衬底的一侧制作第二电极层，第二电极层与栅极层绝缘。本申请实施例无需通过光刻工艺即可方便地制作栅极层，可以持续对存储器结构进行微缩。
-
-
-
-
-
-
-
-
-
Search Results
308
records
(took 0.241 seconds)
