半导体芯片的层叠封装结构
    1.
    发明公开

    公开(公告)号:CN118431180A

    公开(公告)日:2024-08-02

    申请号:CN202410366408.4

    申请日:2024-03-28

    摘要: 本发明提供了一种半导体芯片的层叠封装结构,包括多个叠置的基板组件,其中,每个基板组件设置填充有导电材料的第一硅通孔,每个第一硅通孔的上下两端分别设置有导电部和焊球,相邻连个基板组件的焊球与导电部电连接;每个基板组件还开设有沿竖直方向贯通所有基板组件的通孔,通孔作为冷却液的冷却通道;半导体芯片的层叠封装结构还包括与每个通孔的两端连通的进液管和出液管,进液管和出液管还与液冷系统连接。该实施方式通过在每个基板组件开设贯通所有基板组件的通孔,作为冷却通道,能够使冷却液由出液管进入到冷却通道,进而从该半导体芯片的内部将热量带走,相较于采用风扇从外部冷却的方式,能够提高散热效率。

    一种晶圆热处理过程温度控制方法及晶圆热处理装置

    公开(公告)号:CN118315304A

    公开(公告)日:2024-07-09

    申请号:CN202410366134.9

    申请日:2024-03-28

    IPC分类号: H01L21/67

    摘要: 本发明涉及半导体制造技术领域,尤其是涉及一种晶圆热处理过程温度控制方法及晶圆热处理装置。所述晶圆热处理过程温度控制方法包括:将晶圆划分成多个区域;对各个区域晶圆温度进行检测,根据温度检测值调整对应各区域热源的加热量。通过对晶圆进行分区温度检测,并针对各个分区的温度检测值进行对应的热源加热量控制,在提高了晶圆温度检测的准确度的同时,对温度的控制也更加精细化,使晶圆加热更加均匀,避免了现有技术中因晶圆加热不均导致的问题。

    DRAM存储单元电路及DRAM存储器
    3.
    发明公开

    公开(公告)号:CN116364147A

    公开(公告)日:2023-06-30

    申请号:CN202310179260.9

    申请日:2023-02-28

    摘要: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器,包括第一晶体管,第一晶体管的源极接地,栅极寄生电容用于存储数据;第二晶体管,第二晶体管的源极接地,栅极寄生电容用于存储数据;第三晶体管,第三晶体管的漏极与第一位线电连接,源极与第一晶体管的漏极、第二晶体管的栅极电连接,栅极与字线电连接;第四晶体管,第四晶体管的漏极与第二位线电连接,源极与第二晶体管的漏极、第一晶体管的栅极电连接,栅极与字线电连接。设置第一晶体管和第二晶体管的锁存结构,提高了栅极对源漏通道的控制力,减少了晶体管在截止状态下的电荷漏失,降低了DRAM存储器刷新频率,从而具备更低的功耗。

    一种晶体管
    4.
    发明公开
    一种晶体管 审中-公开

    公开(公告)号:CN116207141A

    公开(公告)日:2023-06-02

    申请号:CN202310178903.8

    申请日:2023-02-28

    IPC分类号: H01L29/423 H01L29/786

    摘要: 本申请实施例提供了一种晶体管,涉及半导体器件技术领域,以解决目前的晶体管中金属氧化物中的带隙结构会引起源极和漏极之间的开态电流的下降,即会造成晶体管开态电流的衰减,从而会对半导体器件的稳定性和实用性产生影响的问题。该晶体管包括:有源层;源极,所述源极与所述有源层的一端电连接;漏极,所述漏极与所述有源层的另一端电连接;第一栅极,设置于所述有源层的一侧,所述第一栅极包括至少两个电极块,至少两个所述电极块用于接入同一个栅极信号,每个所述电极块在所述有源层上的正投影相离;第二栅极,设置于所述有源层的另一侧,所述第二栅极用于接入偏置电压,所述第二栅极在所述有源层上的正投影与所述有源层交叠。

    一种金属钴薄膜及其硅化物的制备方法

    公开(公告)号:CN118910580A

    公开(公告)日:2024-11-08

    申请号:CN202410986240.7

    申请日:2024-07-23

    摘要: 本发明提供了一种金属钴薄膜及其硅化物的制备方法。本发明的金属钴薄膜的制备方法,包括如下步骤:S1:对硅基三维衬底进行预处理,得到预处理硅基三维衬底;S2:将预处理硅基三维衬底置于第一反应腔体中,采用第一气体作为载气,依次脉冲第一钴前驱体和第一反应气体进行第一原子层沉积,在预处理硅基三维衬底上形成钴缓冲层;S3:将形成钴缓冲层的预处理硅基三维衬底置于第二反应腔体中,采用第二气体作为载气,依次脉冲第二钴前驱体和第二反应气体进行第二原子层沉积,在钴缓冲层上形成金属钴薄膜。本发明的金属钴薄膜及其硅化物能够良好地满足新型器件的应用需求。

    一种存储单元及其制备方法、存储器和电子设备

    公开(公告)号:CN118317599A

    公开(公告)日:2024-07-09

    申请号:CN202410366125.X

    申请日:2024-03-28

    IPC分类号: H10B12/00

    摘要: 本公开提供了一种存储单元及其制备方法、存储器和电子设备,存储单元包括:衬底、设置在衬底一侧表面的晶体管单元和电容器;电容器包括第一极板、第二极板以及电介质层,第一极板包括电连接的第一电极部和第二电极部;第一电极部为具有朝向远离衬底表面开口的沟槽型电极板,第一电极与沟槽型电极板的外壁电连接;第二电极部包括围绕开口外周设置的水平部和垂直部,水平部在衬底上的正投影与晶体管的第一源漏区在衬底上的正投影之间存在重合区域;第二极板为T字型电极板。本公开对电容器结构进行改进,使其形成上宽下窄的阶梯式电容器结构,实现在不影响存储单元占用面积的情况下增加电容器基板面积,进而提升电容器的容量。

    DRAM存储单元电路及DRAM存储器
    7.
    发明公开

    公开(公告)号:CN116312686A

    公开(公告)日:2023-06-23

    申请号:CN202310194312.X

    申请日:2023-02-24

    IPC分类号: G11C11/4096 G11C11/4094

    摘要: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器,通过设置读取控制组件和存储组件,存储组件包括第一晶体管,该第一晶体管的栅极用于存储由与上述读取控制组件相连的读取写入位线的输入的数据,通过不利用独立电容存储数据的设计方法,相比传统的存储电路单元具有更高的集成密度,极大节省传统技术中独立电容所带来的面积消耗,上述第一晶体管的漏极与上述读取控制组件电连接,在上述DRAM存储单元读取数据的情况下,通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差,避免了使上述第一晶体管的栅极产生电势差,阻止了栅极内存储数据的因电势差产生的流失,从而提供了更好的电荷隔离效果。

    一种晶圆再生方法
    9.
    发明公开

    公开(公告)号:CN118335591A

    公开(公告)日:2024-07-12

    申请号:CN202410366132.X

    申请日:2024-03-28

    IPC分类号: H01L21/02

    摘要: 本发明涉及半导体制造技术领域,尤其是涉及一种晶圆再生方法,包括以下步骤:将待处理晶圆依次置于王水溶液、氢氟酸与H2O2的混合溶液中,去除晶圆表面的金属膜层;对去除金属膜层的晶圆进行退火处理,并冷却至室温;采用化学机械抛光法,去除晶圆表面的氧化膜层;清洗抛光处理后的晶圆,得到再生晶圆。该方法不仅可以有效去除晶圆表面的金属膜层和氧化膜层,而且工艺流程简单,处理时间短,成本较低,且对晶圆本身的损伤小,能够获得高品质的再生晶圆。

    一种半导体器件及半导体器件的制作方法

    公开(公告)号:CN118317600A

    公开(公告)日:2024-07-09

    申请号:CN202410366127.9

    申请日:2024-03-28

    IPC分类号: H10B12/00

    摘要: 本发明涉及半导体加工技术领域,尤其是涉及一种半导体器件及半导体器件的制作方法。该半导体器件包括:衬底、若干个位线结构、隔离结构、接触结构和金属结构;若干个所述位线结构间隔分布在所述衬底上;相邻位线结构的侧壁之间对称设置有两个隔离结构,两个隔离结构之间设置有接触结构;每个所述隔离结构包括:依次设置的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层和第三隔离层;所述金属结构位于位线结构、隔离结构和接触结构的上表面。本发明的方法制备的半导体器件,能够显著的提高半导体器件的性能。