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公开(公告)号：CN118944662A
公开(公告)日：2024-11-12
申请号：CN202310524868.0
申请日：2023-05-10
申请人： 北京超弦存储器研究院
IPC分类号： H03K19/20
摘要： 本申请涉及一种逻辑与门器件及其制备方法。所述逻辑与门器件，包括：至少两个输入端、一个输出端和一个晶体管；晶体管包括：至少两个栅极、一个源极、一个漏极以及连接源极和漏极的有源结构；其中，栅极和有源结构中的一者环绕另一者设置；至少两个栅极在第一方向上间隔设置，并与输入端一一对应地连接；第一方向为晶体管导通时源极和漏极之间的电流传输方向；源极与参考电压端连接；漏极与输出端连接。本申请提供的逻辑与门器件占据面积较小，有利于提升空间利用率，进而提升器件集成度及存储密度。
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公开(公告)号：CN118738099A
公开(公告)日：2024-10-01
申请号：CN202310341852.6
申请日：2023-03-31
申请人： 北京超弦存储器研究院
摘要： 本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供衬底，衬底包括第一元素；于衬底上形成超晶格结构，超晶格结构包括由下至上依次交替叠置的第一外延层和第二外延层；其中，第一外延层为包括第一元素、第二元素和掺杂元素的掺杂化合物层，第二元素的原子直径大于第一元素的原子直径，掺杂元素的原子直径小于第一元素的原子直径；第二外延层包括第一元素。由于在第一外延层内引入了原子半径比第一元素小的掺杂元素进行掺杂，掺杂元素代替了部分第二元素和/或部分第一元素的位置，从而能够减少超晶格结构在形成过程中的应力积累以降低超晶格结构的失配位错，从而能够避免芯片的可靠性下降。
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公开(公告)号：CN118632518A
公开(公告)日：2024-09-10
申请号：CN202310222594.X
申请日：2023-03-09
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种3D堆叠的半导体器件及其制造方法、电子设备，3D堆叠的半导体器件包括：分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布的多个存储单元，每一层包括沿第一方向和第二方向阵列分布的多个存储单元；每个存储单元包括一个晶体管和一个电容器；晶体管包括沿第二方向延伸的柱和环绕柱侧壁的栅电极，柱包括第一导电区域、半导体区域和第二导电区域半导体区域包含柱的主体材料，第一导电区域和第二导电区域分别包含第一掺杂材料和第二掺杂材料；第一掺杂材料在第一导电区域中均匀分布，第二掺杂材料在二导电区域中均匀分布。本公开实施例的3D堆叠的半导体器件不存在因制作Si/SiGe堆叠导致的外延缺陷，器件的可靠性和集成度较高。
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公开(公告)号：CN117423700A
公开(公告)日：2024-01-19
申请号：CN202211599586.9
申请日：2022-12-12
申请人： 北京超弦存储器研究院
IPC分类号： H01L27/092 , H01L27/02 , H01L21/8238 , H03K19/20
摘要： 本申请公开了一种半导体器件和半导体器件的工艺制作方法，涉及半导体技术领域，该半导体器件为或非门电路，该或非门电路包括：第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，其中，第一NMOS管和第二NMOS管并联，且位于第一PMOS管和衬底之间，第一PMOS管和第二PMOS管串联，且在垂直于衬底的方向上堆叠。在本申请提供的或非门电路中，多个MOS管可以在垂直于衬底的方向上堆叠，可以降低或非门电路占用衬底的面积，提高器件的微缩程度。
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公开(公告)号：CN117423699A
公开(公告)日：2024-01-19
申请号：CN202211494124.0
申请日：2022-11-25
申请人： 北京超弦存储器研究院
IPC分类号： H01L27/092 , H01L21/8238 , H03K19/20
摘要： 本申请涉及半导体技术领域，公开了一种CMOS电路结构、阵列、非门结构、工艺方法及设备，该CMOS电路结构包括位于衬底上的第一晶体管和第二晶体管，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；所述第一晶体管包括依次叠层的第一源极、第一半导体层和第一漏极；所述第二晶体管包括依次叠层的第二源极、第二半导体层和第二漏极；所述第一晶体管和所述第二晶体管叠层而置；所述第一晶体管和所述第二晶体管分别为垂直沟道晶体管。通过该实施例方案，大幅度降低了占地面积，提高了器件集成度。
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公开(公告)号：CN118829194A
公开(公告)日：2024-10-22
申请号：CN202310404777.3
申请日：2023-04-17
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请涉及一种半导体器件、存储结构、存储器及其制备方法，半导体器件包括至少两个沿目标方向叠置的目标单元结构，目标单元结构包括导电部、栅极结构及目标沟道层；栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿导电部的厚度方向贯穿其正上方的导电部，水平部位于沿厚度方向相邻的导电部之间且与其正上方的凸出部连接；目标方向为导电部的厚度方向；目标沟道层周向环绕凸出部的外侧壁。上述结构将沿厚度方向相邻的两个晶体管之间的连接断开，进而避免晶体管之间寄生晶体管的产生，提高器件的工作效率。
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公开(公告)号：CN118116868B
公开(公告)日：2024-10-25
申请号：CN202410224393.8
申请日：2024-02-29
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/768 , H01L23/522 , H10B12/00
摘要： 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构的制备方法包括：于第一基底上形成2n个叠层材料层组，叠层材料层组包括第一材料膜层与第二材料膜层；形成深度不同的n个第一开孔，在由浅至深的各第一开孔中，在第i个第一开孔贯穿的前(i‑1)个第一材料膜层端部形成第一隔离层；于每个第一开孔下形成第二开孔，且在每个第二开孔贯穿的前(n‑1)个第一材料膜层端部形成第二隔离层，于第二开孔以下形成延伸至第一基底的第三开孔，且在第三开孔贯穿的第一材料膜层端部形成第三隔离层。本申请可以有效简化半导体结构及其制备工艺。
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公开(公告)号：CN116583109A
公开(公告)日：2023-08-11
申请号：CN202310773343.0
申请日：2023-06-27
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本发明涉及一种3D存储器及其制备方法、电子设备，所述3D存储器包括衬底和多个半导体条；多个半导体条沿着平行所述衬底的第一方向延伸，并且分别沿着平行所述衬底的第二方向和垂直所述衬底的第三方向间隔分布；每个所述半导体条包括弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层。本发明可以提升高密度存储器的性能。
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公开(公告)号：CN118870825A
公开(公告)日：2024-10-29
申请号：CN202310486062.7
申请日：2023-04-28
申请人： 北京超弦存储器研究院
摘要： 本发明提供了一种三维堆叠存储器及其制造方法。在发明所提供的三维堆叠存储器的制造方法中，通过外延工艺形成的与衬底材料相同的单晶半导体作为半导体结构，或者，通过沉积工艺形成多晶半导体作为半导体结构，从而能够避免形成的半导体结构出现失配位错以及界面限制，能够保障半导体结构的性能，能够降低三维堆叠存储器的制造难度。而且，在发明提供的三维堆叠存储器的制造方法中，能够同时形成多层半导体结构，从而能够提高三维堆叠存储器的生产效率。
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公开(公告)号：CN118829197A
公开(公告)日：2024-10-22
申请号：CN202310413590.X
申请日：2023-04-18
申请人： 北京超弦存储器研究院
摘要： 本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供衬底；执行至少一外延周期，以于衬底上形成包括由下至上依次叠置的第一外延层和第二外延层；外延周期包括：于衬底上形成第一外延层，第一外延层包括第一元素和具有偏析特性的第二元素的化合物；采用第一元素的卤素化合物对第一外延层的上表面进行表面处理；于表面处理后的第一外延层的上表面形成第二外延层，第二外延层包括第一元素。由于采用第一元素的卤素化合物对第一外延层的上表面进行表面处理，从而能够减薄第一外延层与第二外延层之间的界面过渡层的厚度并改善界面过渡层的陡峭度，从而能够避免载流子的迁移率下降。
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