公开(公告)号：CN111937119B

公开(公告)日：2024-07-23

申请号：CN201980021335.2

申请日：2019-03-08

Applicant: 阿托梅拉公司

Inventor： R·J·史蒂芬森 ,  R·伯顿 ,  D·康奈利 ,  N·W·寇迪 ,  R·J·梅尔斯 ,  D·筹托夫 ,  E·特洛特曼

IPC: H01L21/285 ,  H01L21/768 ,  H01L29/15

Abstract: 半导体器件(30)可包括其中具有沟槽(32)的半导体衬底(31)，和至少部分覆盖沟槽的底部和侧壁部分的超晶格衬层(25)。超晶格衬层可包括堆叠的层组，其中每个层组包括限定了基础半导体部分的堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。半导体器件还可包括在超晶格衬层上并且具有被超晶格衬层约束在其中的掺杂剂(34)的半导体盖层(33)，和在沟槽内的传导体(36、37)。

公开(公告)号：CN118366860A

公开(公告)日：2024-07-19

申请号：CN202410506909.8

申请日：2024-04-25

Applicant: 华南师范大学

Inventor： 钱昊 ,  罗东向 ,  张梦龙

IPC: H01L21/335 ,  H01L21/265 ,  H01L29/20 ,  H01L29/207 ,  H01L29/205 ,  H01L29/15 ,  H01L29/778

Abstract: 本发明涉及电子器件技术领域，具体公开了一种Delta掺杂生长p‑GaN栅型HEMT结构的方法，包括以下步骤：升温到1100℃通H2清洗衬底表面并将衬底表面腐蚀出台阶方便后续成核生长。然后降温至550℃生长后通入TMAl、TMGa和NH3生长低温AlGaN成核层。随后升温至1045℃进行成核层退火。随后在1070℃开始高阻缓冲层的外延生长，生长完成后停止TMGa的供应后在1060℃开始生长AlN插入层等操作，本发明采用Delta掺杂的方式，利用p型掺杂GaN和未掺杂GaN超晶格或者p型AlGaN/GaN超晶格的晶格失配的应力，通过极化作用可以使价带边弯曲。Delta掺杂可以改变活化能进而使原本不易电离的深受主电离，在同样的掺杂浓度下，可以获得更高的空穴浓度。

公开(公告)号：CN118339638A

公开(公告)日：2024-07-12

申请号：CN202280079422.5

申请日：2022-10-25

Applicant: 阿托梅拉公司

Inventor： M·海塔 ,  K·D·威克斯 ,  N·W·科迪

IPC: H01L21/3065 ,  H01L29/15 ,  H01L29/78

Abstract: 一种用于制造半导体器件的方法可以包括在半导体层之上形成超晶格。超晶格可以包括多个堆叠的层组，其中每个层组包括定义基础半导体部分的多个堆叠的基础半导体单层和约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。该方法还可以包括选择性蚀刻超晶格以去除半导体原子并使非半导体原子积累并定义蚀刻停止层。

公开(公告)号：CN118339637A

公开(公告)日：2024-07-12

申请号：CN202280079335.X

申请日：2022-10-25

Applicant: 阿托梅拉公司

Inventor： M·海塔 ,  K·D·威克斯 ,  N·W·科迪

IPC: H01L21/3065 ,  H01L29/10 ,  H01L29/15

Abstract: 本公开涉及用于利用超晶格的选择性蚀刻以积累非半导体原子来制造半导体器件的方法。一种用于制造半导体器件的方法可以包括在半导体层之上形成超晶格，超晶格包括多个堆叠的层组，其中每个层组包括定义基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。该方法还可以包括选择性蚀刻超晶格以去除半导体原子并使得非半导体原子在与半导体层相邻处积累，在选择性蚀刻之后在半导体层和积累的非半导体原子之上外延生长有源半导体器件层，以及在外延生长的有源半导体器件层中形成至少一个电路。

公开(公告)号：CN118136679B

公开(公告)日：2024-07-09

申请号：CN202410553698.3

申请日：2024-05-07

Applicant: 北京智芯微电子科技有限公司 ,  浙江大学

Inventor： 赵东艳 ,  刘芳 ,  吴波 ,  郭乾文 ,  张睿 ,  邓永峰

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/28 ,  H01L21/336 ,  H01L29/15 ,  H01L29/778 ,  H01L21/335

Abstract: 本发明涉及半导体技术领域，提供一种基于异质结二维电子气的双栅LDMOS器件及制造方法。所述器件包括：衬底、漂移区、体区、源区及漏区，还包括：超晶格薄层、栅氧化层、正栅极及背栅极。超晶格薄层形成于衬底的上表面，漂移区和体区形成于超晶格薄层的表面，源区与体区相接并延伸至衬底与超晶格薄层的一端相接，漏区与漂移区相接并延伸至衬底与超晶格薄层的另一端相接。源区、体区、栅氧化层、正栅极及漏区组成MOSFET结构，使体区表面和漂移区表面形成第一导电沟道；体区与超晶格薄层、衬底及背栅极组成HEMT结构，超晶格薄层的异质结界面形成二维电子气作为第二导电沟道。本发明通过双导电沟道，降低器件的比导通电阻。

公开(公告)号：CN118056489A

公开(公告)日：2024-05-17

申请号：CN202280066382.0

申请日：2022-08-04

Applicant: 株式会社爱发科

Inventor： 富永淳二 ,  宫田典幸 ,  浅沼周太郎 ,  宫口有典 ,  斋藤一也 ,  神保武人 ,  堀田和正 ,  増田健

IPC: H10N70/20 ,  H01L21/363 ,  H01L21/365 ,  H01L29/06 ,  H01L29/15 ,  H10B63/10

Abstract: 本发明提供一种制造效率优异的结晶化积层结构体的制造方法。本发明的特征在于包括：积层结构体形成步骤，于包括室温的小于100℃的温度下实施，且将积层结构体7形成于对结晶化时的Sb2Te3层5及GeTe层6赋予共通的晶轴的配向控制层4上，所述积层结构体7积层有厚度为2nm～10nm的Sb2Te3层5与厚度超过0nm且为4nm以下的GeTe层6，并且于GeTe层6中以0.05at％～10.0at％的含量包含微量添加元素(S、Se)；Sb2Te3层结晶化步骤，于100℃以上且小于170℃的第1结晶化温度下对积层结构体7进行加热并保持，使Sb2Te3层5结晶化；及GeTe层结晶化步骤，于170℃以上400℃以下的第2结晶化温度下对Sb2Te3层5已结晶化的积层结构体7进行加热并保持，使GeTe层6结晶化。

公开(公告)号：CN117616893A

公开(公告)日：2024-02-27

申请号：CN202280048276.X

申请日：2022-05-16

Applicant: 桑迪士克科技有限责任公司

Inventor： P·拉布金 ,  东谷政昭

IPC: H10B43/27 ,  H01L29/15 ,  H10B43/50 ,  H10B43/35

Abstract: 一种包含多级存储器元件的三维存储器器件包括：包含层堆叠的存储器膜，该层堆叠包括共振隧穿势垒堆叠、半导体势垒层和位于该共振隧穿势垒堆叠与该半导体势垒层之间的存储器材料层；半导体沟道；以及控制栅极电极。

公开(公告)号：CN117616580A

公开(公告)日：2024-02-27

申请号：CN202280048282.5

申请日：2022-05-18

Applicant: 阿托梅拉公司

Inventor： R·J·米尔斯 ,  武内英树

IPC: H01L29/08 ,  H01L29/165 ,  B82Y10/00 ,  H01L21/02 ,  H01L29/423 ,  H01L29/775 ,  H01L21/336 ,  H01L29/15

Abstract: 半导体全环绕栅极(GAA)器件可以包括半导体衬底，半导体衬底上的源极区和漏极区，在源极区和漏极区之间延伸的多个半导体纳米结构，以全环绕栅极布置围绕多个半导体纳米结构的栅极，以及邻近源极区和漏极区中的至少一个并且包括第一超晶格的掺杂扩散衬垫。第一超晶格可以包括多个堆叠的层组，其中每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层。

公开(公告)号：CN117594437A

公开(公告)日：2024-02-23

申请号：CN202311012525.2

申请日：2023-08-11

Applicant: 应用材料公司

Inventor： 普拉迪普·桑帕斯·库马尔 ,  诺曼·L·塔姆 ,  沙善·夏尔马 ,  江志明 ,  冷静民 ,  维克多·卡尔德隆 ,  玛赫什·罗摩克里希纳

IPC: H01L21/324 ,  H01L21/336 ,  H01L29/78 ,  H01L21/203 ,  H01L21/205 ,  H01L21/306 ,  H01L21/3065 ,  H01L29/15 ,  B82Y30/00 ,  B82Y40/00

Abstract: 提供了一种用于形成半导体器件的方法和设备。所述方法包括热处理在其上形成有一个或多个硅纳米片的基板。热处理所述基板包括将所述基板定位在第一处理腔室的处理空间中，所述基板具有在其上形成的一个或多个硅纳米片。热处理所述基板进一步包括将所述基板加热到高于约250摄氏度的第一温度，使用与所述处理空间流体耦合的远程等离子体源产生氢自由基，以及将所述基板维持在所述第一温度，同时将所述一个或多个硅纳米片暴露于所产生的氢自由基。所产生的氢自由基从所述一个或多个硅纳米片去除残余锗。

公开(公告)号：CN117238953A

公开(公告)日：2023-12-15

申请号：CN202311268767.8

申请日：2023-09-28

Applicant: 中国人民武装警察部队工程大学

Inventor： 马超 ,  王养丽 ,  李志超

IPC: H01L29/165 ,  H01Q1/22 ,  H01L29/15 ,  H01L21/329 ,  H01L29/06 ,  H01L29/868

Abstract: 本发明涉及半导体器件制造领域，具体涉及一种具有超晶格结构的SPiN二极管及其制备方法。包括以下步骤：选取硅衬底；在所述硅衬底上形成埋氧层；在所述埋氧层表面上形成Si/SiGe超晶格结构本征区；SPiN二极管采用Si/SiGe超晶格结构代替传统Si材料本征区，利用相邻结构间的耦合作用，提升了器件内部固态等离子体浓度和分布均匀性，进一步提升了器件的微波性能；SPiN二极管利用Si/SiGe超晶格结构极大地降低了本征区厚度，使其本征区厚度仅为传统器件的十分之一，极大地改善了器件设计和工艺复杂度。