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公开(公告)号：CN111247640B
公开(公告)日：2023-11-03
申请号：CN201880060161.6
申请日：2018-08-17
Applicant: 阿托梅拉公司
IPC: H01L29/78 , H01L21/762 , H01L29/10 , H01L29/15
Abstract: 半导体器件可以包括半导体基板以及其中的第一和第二间隔开的浅沟槽隔离(STI)区域，以及在半导体基板上并且在第一和第二STI区域之间延伸的超晶格。超晶格可以包括多个堆叠的层组，其中每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。半导体器件还可以包括第一半导体纵梁和在超晶格上方的栅极，该第一半导体纵梁在超晶格的第一端与第一STI区域之间的界面处包括非单晶主体。
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公开(公告)号：CN115362559A
公开(公告)日：2022-11-18
申请号：CN202180024994.9
申请日：2021-03-02
Applicant: 阿托梅拉公司
IPC: H01L29/15 , H01L21/762 , H01L29/78
Abstract: 一种制备半导体装置的方法可以包括：在半导体衬底中，形成与有源区相邻的隔离区；以及选择性蚀刻所述有源区，使得所述有源区的上表面在所述隔离区的相邻表面之下并与其限定台阶边缘。所述方法还可以包括形成覆盖在所述有源区上的超晶格。所述超晶格可以包括堆叠的层组，其中每个层组包括限定基础半导体部分的堆叠的基础半导体单层以及约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层。
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公开(公告)号：CN109791953B
公开(公告)日：2022-04-05
申请号：CN201780059913.2
申请日：2017-08-08
Applicant: 阿托梅拉公司
IPC: H01L29/88 , H01L21/329 , H01L29/15
Abstract: 一种半导体器件，包含至少一个双势垒共振隧穿二极管(DBRTD)。该至少一个DBRTD可以包含第一掺杂半导体层，以及在第一掺杂半导体层上且包含超晶格的第一势垒层。DBRTD还可以包含在第一势垒层上的第一本征半导体层、在第一本征半导体层上的且同样包含超晶格的第二势垒层、在第二势垒层上的第二本征半导体层、在第二本征半导体层上的且同样包含超晶格的第三势垒层。第三本征半导体层可以位于第三势垒层上，第四势垒层可以位于第三本征半导体层上且同样包含超晶格，第二掺杂半导体层位于第四势垒层上。
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公开(公告)号：CN114270534A
公开(公告)日：2022-04-01
申请号：CN202080058848.3
申请日：2020-07-15
Applicant: 阿托梅拉公司
IPC: H01L29/93 , H01L21/329 , H01L29/15
Abstract: 一种半导体器件可以包括基板和由基板承载的超突变结区域。超突变结区域可以包括具有第一导电类型的第一半导体层、在第一半导体层上的第一超晶格层、在第一超晶格层上且具有与第一导电类型不同的第二导电类型的第二半导体层，以及在第二半导体层上的第二超晶格层。该半导体器件还可以包括耦合到超突变结区域的第一接触件和耦合到基板的第二接触件以限定变容二极管。第一超晶格和第二超晶格可以各自包括堆叠的层组，每个层组包括限定基础半导体部分的堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。
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公开(公告)号：CN107771355B
公开(公告)日：2022-01-14
申请号：CN201680036091.1
申请日：2016-05-13
Applicant: 阿托梅拉公司
IPC: H01L27/088 , H01L27/092 , H01L29/06 , H01L29/10 , H01L29/15 , H01L29/423 , H01L29/66 , H01L29/78 , H01L21/8234 , H01L21/8238
Abstract: 半导体装置可以包括半导体衬底和具有第一操作电压的第一晶体管。每个第一晶体管可以包括半导体衬底中的第一穿通停止(PTS)层和第一沟道，并且第一PTS层可以在第一沟道下方的第一深度处。该半导体装置可以进一步包括具有高于第一操作电压的第二操作电压的第二晶体管。每个第二晶体管可以包括半导体衬底中的第二PTS层和第二沟道，并且第二PTS层在第二沟道下方的大于第一深度的第二深度处。此外，第一沟道可以包括第一超晶格并且第二沟道可以包括第二超晶格。
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Patent Agency Ranking
公开(公告)号：CN112789730A
公开(公告)日：2021-05-11
申请号：CN201980064303.0
申请日：2019-08-27
Applicant: 阿托梅拉公司
Abstract: 一种用于制造半导体器件的方法，可以包括在包括多个堆叠的层组的基板上形成超晶格，其中每个层组包括限定基础半导体部分的多个堆叠的基体半导体单层，以及被限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。此外，形成基础半导体部分中的至少一个基础半导体部分可以包括过度生长至少一个基础半导体部分以及回蚀过度生长的至少一个基础半导体部分。
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公开(公告)号：CN112074959A
公开(公告)日：2020-12-11
申请号：CN201980029269.3
申请日：2019-04-10
Applicant: 阿托梅拉公司
Inventor： R·J·史蒂芬森
IPC: H01L29/78 , H01L21/336 , H01L29/10 , H01L29/15
Abstract: 半导体器件可以包括基板和在基板上并且包括超晶格的倒T形沟道。超晶格可以包括堆叠的层组，其中每个层组包括限定基础半导体部分的堆叠的基础半导体单层，以及被限制在相邻基础半导体部分的晶格内的至少一个非半导体单层。半导体器件还可以包括在倒T形沟道的相对端上的源极区域和漏极区域，以及在源极区域和漏极区域之间覆盖倒T形沟道的栅极。
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公开(公告)号：CN111937119A
公开(公告)日：2020-11-13
申请号：CN201980021335.2
申请日：2019-03-08
Applicant: 阿托梅拉公司
IPC: H01L21/285 , H01L21/768 , H01L29/15
Abstract: 半导体器件(30)可包括其中具有沟槽(32)的半导体衬底(31)，和至少部分覆盖沟槽的底部和侧壁部分的超晶格衬层(25)。超晶格衬层可包括堆叠的层组，其中每个层组包括限定了基础半导体部分的堆叠的基础半导体单层，和被约束在相邻的基础半导体部分的晶体晶格内的至少一个非半导体单层。半导体器件还可包括在超晶格衬层上并且具有被超晶格衬层约束在其中的掺杂剂(34)的半导体盖层(33)，和在沟槽内的传导体(36、37)。
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公开(公告)号：CN105900241B
公开(公告)日：2020-07-24
申请号：CN201480071521.4
申请日：2014-11-21
Applicant: 阿托梅拉公司
Abstract: 一种半导体装置，所述半导体装置可以包括：衬底上交替的超晶格层和体半导体层的堆叠，每个超晶格层包括多个堆叠的层组，所述超晶格层的每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层和约束在相邻的基础半导体部分的晶格内的至少一个非半导体单层。所述半导体装置可以进一步包括在所述交替的超晶格层和体半导体层的堆叠的上部体半导体层中的间隔开的源极区和漏极区，以及在间隔开的源极区和漏极区之间，在所述上部体半导体层上的栅极，和延伸穿过体层和超晶格层并进入衬底的STI区，并且可以用交替的掺杂剂导电类型对体层进行掺杂。
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公开(公告)号：CN111133582A
公开(公告)日：2020-05-08
申请号：CN201880062180.2
申请日：2018-07-30
Applicant: 阿托梅拉公司
IPC: H01L29/15 , H01L21/324
Abstract: 一种用于制造半导体器件的方法，可包括在半导体衬底上形成超晶格，所述超晶格包括各自的多个堆叠的层组。每个层组可包括多个堆叠的基础半导体单层，其限定出基础半导体部分，以及约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。另外，来自相对的基础半导体部分的至少一些半导体原子可通过其间的至少一个非半导体单层化学健合在一起。该方法可以进一步包括在超晶格上外延形成半导体层，和对所述超晶格退火以便形成包埋绝缘层，在所述包埋绝缘层中至少一些半导体原子不再通过其间的至少一个非半导体单层化学键合在一起。
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