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公开(公告)号：CN119767746A
公开(公告)日：2025-04-04
申请号：CN202311267462.5
申请日：2023-09-28
Applicant: 安建科技有限公司
Abstract: 一种功率场效应管器件及其制备方法，本发明涉及于功率半导体器件，本发明通过在所述的第一导电型掺杂体区上方设接触孔沟槽和设于所述的接触孔沟槽之间的第二导电型重掺杂源区，所述的接触孔沟槽下方设有第一导电型接触重掺杂区，所述的第一导电型接触重掺杂区及第二导电型重掺杂源区均通过欧姆接触连接到上表面金属，实现更小的元胞尺寸，具有更低的导通电阻和更好的开关阈值均匀性。
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公开(公告)号：CN119584581A
公开(公告)日：2025-03-07
申请号：CN202411785279.9
申请日：2024-12-06
Applicant: 安建科技有限公司
Abstract: 一种功率氮化镓器件及其形成方法，本发明涉及功率半导体器件，在晶圆制造过程中缓冲层内会形成晶体缺陷，在晶体管关断及高漏极偏压的状态下，电子会从衬底注入并被捕获在缓冲层内的晶体缺陷中，为克服捕获的电子对器件造成的影响，本发明通过漏极金属层下方还设置P型掺杂半导体区域，在不影响导通前提下，在漏极偏压的状态下该P型掺杂半导体区域向缓冲层101注入空穴用于捕获上述电子，降低了器件的导通电阻并且改善提高了器件的稳定性。
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公开(公告)号：CN119421450A
公开(公告)日：2025-02-11
申请号：CN202411484184.3
申请日：2024-10-23
Applicant: 安建科技有限公司
Abstract: 一种沟槽型MOSFET器件，本发明涉及于功率半导体器件，为实现减少器件的元胞尺寸并实现更好的击穿电压和导通电阻的折中，本发明提出一种新型的屏蔽栅沟槽型场效应管，半导体元胞沟槽由Z方向的多个间隔方式周期性排列的深沟槽和浅沟槽构成，其中深沟槽比浅沟槽深0.3‑4um，所述的浅沟槽和深沟槽内设有相互隔离的位于沟槽上方的栅电极及沟槽下方的屏蔽栅电极，栅电极和与对应的沟槽侧壁之间通过栅氧化层隔离，屏蔽栅电极和对应的沟槽侧壁之间通过沟槽隔离层隔离；所述的栅电极和屏蔽栅电极在Z方向相连，所述的屏蔽栅电极在Z方向随沟槽深度不同呈高低起伏变化且在适当的位置连接至位于上表面的源极金属。
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公开(公告)号：CN119384001A
公开(公告)日：2025-01-28
申请号：CN202411275377.8
申请日：2024-09-12
Applicant: 安建科技有限公司
Abstract: 一种功率半导体器件及其制备方法，本发明涉及于功率半导体器件，本发明在栅极金属层下方P型盖层上方的两侧边缘位置设置分隔层，分隔层由带能隙大于P型盖层的能带隙的材料或其组合组成，分隔层的临界电场大于P型盖层的临界电场。当栅极正向受压时,栅极金属层下方分隔层表面的角落位置会形成尖峰电场，由于分隔层的临界电场大于P型盖层的临界电场，提升了器件的栅极击穿电压及可靠性。
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公开(公告)号：CN117637611A
公开(公告)日：2024-03-01
申请号：CN202311495334.6
申请日：2023-11-10
Applicant: 安建科技有限公司
IPC: H01L21/78 , H01L29/06 , H01L29/739 , H01L29/78 , H01L21/331 , H01L21/336
Abstract: 一种改善芯片切割形变的晶圆结构及其制作方法，涉及半导体技术领域，改善芯片切割形变的晶圆结构，本发明通过在所述的外围区域内的半导体层中设有至少一段围绕所述的器件区的第一类沟槽和至少一段位于围绕所述的第一类沟槽且与之平行的第二类沟槽，其中所述的第二类沟槽位于第二钝化层边缘的下方，所述的第二钝化层向下延伸至所述的第二类沟槽内，来解决了芯片切割形变的问题，增加器件生产的良率和使用过程中的可靠性。
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Patent Agency Ranking
公开(公告)号：CN117476772A
公开(公告)日：2024-01-30
申请号：CN202311660721.0
申请日：2023-12-06
Applicant: 安建科技有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种半导体沟槽型场效应管器件及其制造方法，本发明涉及于功率半导体器件，本发明为同时兼顾器件尺寸和栅极电阻的问题，提出一种具有H型沟槽结构的屏蔽栅沟槽型场效应管结构，H型沟槽网络结构包括有交错排列第一类沟槽和第二类沟槽，第一类沟槽内设有第一栅电极和屏蔽栅电极，第二类沟槽内设有第二栅电极，所述的第二栅电极连接到相邻的第一栅电极，本发明提出技术方案在减少器件尺寸的同时进一步减少器件的沟道电阻，并能减少器件的栅极电阻，在高频应用中实现更均匀的电流分布，提升器件的开关频率和可靠性。
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公开(公告)号：CN119866032A
公开(公告)日：2025-04-22
申请号：CN202311355751.0
申请日：2023-10-19
Applicant: 安建科技有限公司
Abstract: 一种链型半导体器件及其制造方法，本发明涉及于功率半导体器件，器件的半导体上表面分布有一段以上的链型沟槽和设于链型沟槽上方的绝缘氧化层，所述的绝缘氧化层上设有第一接触孔和第二接触孔；所述的链型沟槽包括有第一类沟槽以及第二类沟槽，第一类沟槽设有栅电极和屏蔽栅电极，所述的屏蔽栅电极通过第二接触孔连接到源极，所述的第二类沟槽设有栅电极,第一类沟槽和第二类沟道中的栅电极相连；第一类沟槽之间设有第二导电型掺杂体区和第一导电型重掺杂源区，两者通过第一接触孔连接到源极。本发明采用链型沟槽结构，能实现比已有结构器件更低的开通电阻以及更小的沟槽密度，更优的开关性能。
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公开(公告)号：CN119815895A
公开(公告)日：2025-04-11
申请号：CN202510002106.3
申请日：2025-01-02
Applicant: 安建科技有限公司
IPC: H10D62/10
Abstract: 改善外延层生长过程中产生的翘曲的晶圆衬底及其用途，本发明属于半导体领域，为改善外延层生长过程中产生的翘曲问题，本发明通过在衬底上设置第一应力释放区域，所述的第一应力释放区域设于晶圆外圈且以晶圆的圆心中心对称分布；所述的第一应力释放区域为轴对称图形，其对称轴指向圆心，且沿对称轴向远离圆心方向逐渐变宽;本发明的有益效果在于，通过降低外延层生长过程中应力对晶圆的伤害，减少翘曲不良的产生，尤其可以减少对大尺寸晶圆的生产限制，改善器件的良率和可靠性。
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公开(公告)号：CN119419199A
公开(公告)日：2025-02-11
申请号：CN202411552850.2
申请日：2024-11-01
Applicant: 安建科技有限公司
Abstract: 本申请提供一种垂直型半导体器件的并联封装结构，该结构包括从下至上叠层设置的源极金属底板、下方芯片、中间金属层、上方芯片和顶部金属层，源极金属底板连通下方芯片的源极，顶部金属层连通源极金属底板和上方芯片的源极，中间金属层连通下方芯片的漏极和上方芯片的漏极，下方芯片在中间金属层的投影和/或上方芯片在中间金属层的投影位于中间金属层的范围之内，可减少芯片面积的限制，提高半导体器件的最大电流和耗散功率，提高电流处理能力，避免移位造成的接触不良或误接触。
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公开(公告)号：CN119170629A
公开(公告)日：2024-12-20
申请号：CN202411495088.9
申请日：2024-10-24
Applicant: 安建科技有限公司
IPC: H01L29/778 , H01L29/20 , H01L29/06 , H01L21/335
Abstract: 一种功率半导体器件及其形成方法，本发明涉及于功率半导体器件，为同时兼顾晶体管的低电阻及高阈值电压两项参数，本发明将势垒层分为两部份，位于P型盖层下方的第二势垒层的铝含量较小，保证了晶体管的阈值电压可达到较高的数值，减低晶体管被误开启的机会。位于P型盖层下方左右两侧的第一势垒层的铝含量较大，提高了位于该区域的二维电子气的电子密度，降低了晶体管的电阻，本发明可同时降低电阻及提高阈值电压,大大提升了晶体管的性能表现。
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