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公开(公告)号：CN101197345A
公开(公告)日：2008-06-11
申请号：CN200710141045.0
申请日：2007-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L27/22 , G11C11/15
CPC classification number: H01L43/12 , B82Y10/00 , G11C11/1655 , G11C11/1657 , G11C11/1659 , H01L27/228 , H01L43/08
Abstract: 一种存储器单元结构及磁阻性随机存取存储结构，包括：一存储器叠层，具有一下电极及一上电极；一导体延伸层，电性连接下电极，且具有一延伸部，其自存储器叠层横向延伸，该存储器叠层形成于导体延伸层的主要部分上；一数据控制线，用以控制该存储器叠层的存储状态，其直接形成于存储器叠层和导体延伸层的主要部分下；一下金属层，形成于延伸部之下，且电性耦接于一开关装置，以读取存储器叠层的存储状态；以及一介层插塞结构，直接连接延伸部至下金属层，且直接横向相邻于数据控制线。
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公开(公告)号：CN100394580C
公开(公告)日：2008-06-11
申请号：CN200610003592.8
申请日：2006-02-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/12 , H01L27/228
Abstract: 本发明提供一种存储器装置及形成存储器装置的方法，所述存储器装置，其磁性存储元件与用来写入磁性存储元件的传导存储线间具有缩短的距离。根据形成此存储器装置的方法以达成此缩短距离的目的。此方法包括于磁性存储元件上方形成罩幕层以及于此罩幕层上方形成绝缘层。接着使用平坦化制程以移除部分绝缘层。然后于罩幕层里形成一传导介电层，如使用一镶嵌制程。再于罩幕层及传导介层窗的上方形成传导存储线。
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公开(公告)号：CN100377334C
公开(公告)日：2008-03-26
申请号：CN03153009.5
申请日：2003-08-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8239 , H01L27/105
Abstract: 一种分离栅极快闪内存单元(SplitGateFlashMemoryCell)的字符线(WordLine)结构及其制造方法。此方法先提供分离栅极快闪内存单元的栅极结构，其中此栅极结构上形成有字符线的材料层。再在此字符线材料层上形成覆盖层。接着，利用化学机械研磨(CMP)技术移除部分的覆盖层与部分的字符线材料层。在暴露的字符线材料层的表面上形成氧化层后，去除剩下的覆盖层及其下方的字符线材料层，从而形成分离栅极快闪内存单元的方型(Box-shape)字符线。
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公开(公告)号：CN101127311A
公开(公告)日：2008-02-20
申请号：CN200710008340.9
申请日：2007-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/8238
CPC classification number: H01L21/304 , H01L27/14618 , H01L27/14687 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体装置的制造方法，适用于背面感光装置的制造。特别是本制造方法可减少由于晶片边缘处不良的连接质量在制造过程中对晶片的危害。在一实施例中，将晶片连接至基板之前，施以晶片边缘裁切的步骤。使用一预磨刀(pre－grind blade)沿着晶片的圆周形成一直角的边缘，以消除所有的锐利的边缘。在另一实施例中，将晶片连接至基板之后，施以边缘裁切，其使用一预磨刀来移除研磨前发生连接不佳的晶片边缘的环状区。在各情况中，研磨后的晶片的最终厚度约为50μm。
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公开(公告)号：CN1825603A
公开(公告)日：2006-08-30
申请号：CN200610001625.5
申请日：2006-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/14 , H01L21/822
CPC classification number: H01L27/14685 , H01L27/1462 , H01L27/14625 , H01L27/14654
Abstract: 本发明提供一种形成在内层介电层(ILD)的导光特征(light－directing feature)，结合抗反射层(AR)，可同时有效增加量子效率与抗扰性，因此改善感光集成电路之光子表现的方法。其步骤包含形成多个光传感器单元在半导体基材上，接着，形成抗反射层在这些光传感器单元上，此抗反射层实质上不会使入射光产生反射，然后，形成内层介电层在此抗反射层之上，其中内层介电层包含形成在其开口的多个导光特征，且这些导光特征位于抗反射层上以及部分光传感器单元之上方。
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公开(公告)号：CN1503326A
公开(公告)日：2004-06-09
申请号：CN02149043.0
申请日：2002-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/20 , H01L21/3205 , H01L21/31 , C23C16/14
Abstract: 一种增加原子层沉积速率的方法。首先，提供一基底于一原子层沉积反应室中，通过第一反应气体入口导入第一反应气体，使第一反应气体化学吸附于基底上；然后，导入惰性气体来吹净原子层沉积反应室内部，但仍残留部分第一反应气体于原子层沉积反应室中；接着，通过第二反应气体入口导入第二反应气体，使第二反应气体与吸附于基底上的第一反应气体产生化学反应，并且同时地第二反应气体与残留的第一反应气体产生化学反应，因而形成一化合物层于基底上；之后，导入惰性气体来吹净原子层沉积反应室内部，但仍残留部分第二反应气体于原子层沉积反应室中。
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公开(公告)号：CN110875241B
公开(公告)日：2023-09-19
申请号：CN201910456703.8
申请日：2019-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L27/12
Abstract: 本申请的各种实施例涉及一种用于形成具有厚器件层和厚绝缘层的绝缘体上半导体(SOI)衬底的方法。在一些实施例中，该方法包括形成覆盖处理衬底的绝缘层，并在牺牲衬底上外延形成器件层。将牺牲衬底接合到处理衬底，使得器件层和绝缘层位于牺牲衬底和处理衬底之间，并且去除牺牲衬底。去除包括对牺牲衬底实施蚀刻直到到达器件层。因为器件层通过外延形成并转移到处理衬底，所以器件层可以形成为具有大的厚度。此外，因为外延不受绝缘层厚度的影响，所以绝缘层可以形成为具有大的厚度。本发明实施例涉及用于形成绝缘体上半导体(SOI)衬底的方法。
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公开(公告)号：CN114284297A
公开(公告)日：2022-04-05
申请号：CN202110872160.5
申请日：2021-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及集成芯片。集成芯片包括布置在基底衬底的上表面上的多晶硅层。介电层布置在多晶硅层上方，并且有源半导体层布置在介电层上方。半导体材料垂直地布置在基底衬底的上表面上并且横向地位于有源半导体层旁边。本发明的实施例还涉及集成芯片的形成方法。
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公开(公告)号：CN112542544A
公开(公告)日：2021-03-23
申请号：CN202010265592.5
申请日：2020-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L49/02
Abstract: 本申请的各个实施例针对一种形成金属‑绝缘体‑金属(MIM)电容器的方法，MIM电容器包括增强的界面层以减少击穿故障。在一些实施例中，在衬底上方沉积底部电极层。在底部电极层的顶面上形成原生氧化物层，原生氧化物层与顶面具有第一粘附强度。执行等离子体处理工艺以用界面层代替原生氧化物层。界面层是导电的并且与底部电极层的顶面具有第二粘附强度，并且第二粘附强度大于第一粘附强度。在界面层上沉积绝缘体层。在绝缘体层上沉积顶部电极层。图案化顶部电极层、底部电极层、绝缘体层和界面层以形成MIM电容器。本发明的实施例还涉及金属‑绝缘体‑金属电容器。
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公开(公告)号：CN110828367A
公开(公告)日：2020-02-21
申请号：CN201910382802.6
申请日：2019-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各种实施例涉及一种用于形成薄绝缘体上半导体(SOI)衬底而没有注入辐射和/或等离子体损坏的方法。在一些实施例中，在牺牲衬底上外延形成器件层，并在器件层上形成绝缘层。例如，绝缘层可形成为带负电荷或中性电荷的净电荷。牺牲衬底与操作衬底接合，从而器件层和绝缘层位于牺牲衬底和操作衬底之间。去除牺牲衬底，并循环减薄器件层，直到器件层具有目标厚度。每个减薄循环均包括氧化器件层的一部分并去除由氧化产生的氧化物。本发明的实施例还涉及用于形成薄绝缘体上半导体(SOI)衬底的方法。
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