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公开(公告)号：CN113110691B
公开(公告)日：2023-07-21
申请号：CN202110183899.5
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F3/26
Abstract: 本公开提供电压参考电路以及提供参考电压的方法。电压参考电路包括一晶体管、一翻转栅极晶体管、一第一电流镜单元、一第二电流镜单元与一输出节点。翻转栅极晶体管的栅极与漏极是耦接于晶体管的栅极与漏极。第一电流镜单元配置以相应一偏压电流而提供一第一电流至翻转栅极晶体管并提供一镜射电流。第二电流镜单元配置以相应于镜射电流而从晶体管汲取出一第二电流。输出节点耦接于晶体管的源极以及第二电流镜单元，并配置以输出一参考电压。
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公开(公告)号：CN112018069B
公开(公告)日：2022-09-06
申请号：CN202010468368.6
申请日：2020-05-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈奕寰 , 周建志 , 亚历山大·卡尔尼斯基 , 郑光茗
IPC: H01L23/522 , H01L21/768 , H01L27/06 , H01L21/822
Abstract: 一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。
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公开(公告)号：CN111128953A
公开(公告)日：2020-05-08
申请号：CN201910783369.7
申请日：2019-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L49/02
Abstract: 在一些实施例中，本公开涉及集成芯片。集成芯片包括设置在衬底上的介电结构。多个导电互连层设置在介电结构内。多个导电互连层包括互连线和互连通孔的交替层。金属-绝缘体-金属(MIM)电容器配置在介电结构内。MIM电容器具有通过电容器介电结构与上导电电极分离的下导电电极。MIM电容器垂直延伸穿过多个导电互连层中的两个或多个。本申请的实施例还提供了其他集成芯片和形成集成芯片的方法。
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公开(公告)号：CN111524974B
公开(公告)日：2023-06-02
申请号：CN202010054768.2
申请日：2020-01-17
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴伟成 , 亚历山大·卡尔尼斯基 , 罗仕豪 , 柯弘彬
IPC: H01L29/78 , H01L29/45 , H01L21/336
Abstract: 本公开的各种实施例涉及一种半导体器件，所述半导体器件包括栅极结构。所述半导体器件还包括一对间隔件段，所述一对间隔件段位于半导体衬底上。高介电常数栅极介电结构上覆在所述半导体衬底上。所述高介电常数栅极介电结构在横向上位于所述间隔件段之间且与所述间隔件段相邻。所述栅极结构上覆在所述高介电常数栅极介电结构上且具有与所述间隔件段的顶表面大约齐平的顶表面。所述栅极结构包括金属结构及栅极本体层。所述栅极本体层具有相对于所述金属结构的顶表面在垂直方向上偏置的顶表面且还具有被所述金属结构以杯状包围的下部部分。
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公开(公告)号：CN114284297A
公开(公告)日：2022-04-05
申请号：CN202110872160.5
申请日：2021-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/12 , H01L21/762
Abstract: 本发明涉及集成芯片。集成芯片包括布置在基底衬底的上表面上的多晶硅层。介电层布置在多晶硅层上方，并且有源半导体层布置在介电层上方。半导体材料垂直地布置在基底衬底的上表面上并且横向地位于有源半导体层旁边。本发明的实施例还涉及集成芯片的形成方法。
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公开(公告)号：CN111244118A
公开(公告)日：2020-06-05
申请号：CN201911194850.9
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 施俊吉 , 杨敦年 , 亚历山大·卡尔尼斯基
IPC: H01L27/146
Abstract: 本申请的各个实施例针对绝缘体上半导体(SOI)DoP图像传感器以及用于形成SOI DoP图像传感器的方法。在一些实施例中，半导体衬底包括浮动节点和集电极区域。光电探测器位于半导体衬底中并且部分地由集电极区域限定。传输晶体管位于半导体衬底上方。集电极区域和浮动节点分别限定传输晶体管的源极/漏极区域。半导体台面位于半导体衬底上方并且与半导体衬底间隔开。读出晶体管位于半导体台面上并且由半导体台面部分地限定。半导体台面位于读出晶体管和半导体衬底之间。通孔从浮动节点延伸至读出晶体管的栅电极。本发明的实施例还涉及集成芯片及其形成方法和读出方法。
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公开(公告)号：CN110649035A
公开(公告)日：2020-01-03
申请号：CN201910556253.X
申请日：2019-06-25
Applicant: 台湾积体电路制造股份有限公司
Inventor： 吴伟成 , 亚历山大·卡尔尼斯基 , 张健宏
IPC: H01L27/11573 , H01L27/11526 , H01L27/11531
Abstract: 本申请的多个实施例涉及IC及相关的形成方法。在一些实施例中，IC包括集成到衬底中的存储器区域和逻辑区域。存储器单元结构设置在所述存储器区域上。多个逻辑器件设置在所述逻辑区域上。第一逻辑器件包括由第一逻辑栅极电介质与所述衬底分离的第一逻辑栅电极。第一逻辑栅极电介质设置为沿着衬底的逻辑器件沟槽的表面，并且第一逻辑栅电极设置在所述逻辑器件沟槽内的所述第一逻辑栅极电介质上。通过将第一逻辑栅电极布置在逻辑器件沟槽内，可以改善由随后的平坦化工艺所导致的金属层损耗、生成的薄层电阻、阈值电压变化及失配问题。本发明的实施例还提供了沟槽栅极高压晶体管。
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公开(公告)号：CN113299649B
公开(公告)日：2024-12-27
申请号：CN202011635516.5
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请的实施例涉及一种集成电路(IC)，其包括限定在低压区域和高压区域之间的边界区域，并且涉及形成集成电路的方法。在一些实施例中，集成电路包括设置在衬底的边界区域中的隔离结构。第一多晶硅组件与隔离结构并排设置在衬底上方。边界介电层设置在隔离结构上。第二多晶硅组件设置在牺牲介电层上。
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公开(公告)号：CN116153905A
公开(公告)日：2023-05-23
申请号：CN202310346969.3
申请日：2019-08-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H10N97/00
Abstract: 在一些实施例中，本公开涉及集成芯片。集成芯片包括介电结构，设置在衬底上；多个导电互连层，设置在所述介电结构内，其中所述多个导电互连层包括互连导线和互连通孔的交替层；以及金属‑绝缘体‑金属(MIM)电容器，设置在所述介电结构内并包括通过电容器介电结构与上导电电极分开的下导电电极，其中所述金属‑绝缘体‑金属电容器垂直延伸穿过所述多个导电互连层中的两个或多个，其中，所述金属‑绝缘体‑金属电容器包括从所述上导电电极的下表面向外延伸的多个突起，其中，所述多个突起从所述上导电电极的最外侧壁向回设置非零距离。本申请的实施例还提供了其他集成芯片和形成集成芯片的方法。
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公开(公告)号：CN113110691A
公开(公告)日：2021-07-13
申请号：CN202110183899.5
申请日：2021-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F3/26
Abstract: 本公开提供电压参考电路以及提供参考电压的方法。电压参考电路包括一晶体管、一翻转栅极晶体管、一第一电流镜单元、一第二电流镜单元与一输出节点。翻转栅极晶体管的栅极与漏极是耦接于晶体管的栅极与漏极。第一电流镜单元配置以相应一偏压电流而提供一第一电流至翻转栅极晶体管并提供一镜射电流。第二电流镜单元配置以相应于镜射电流而从晶体管汲取出一第二电流。输出节点耦接于晶体管的源极以及第二电流镜单元，并配置以输出一参考电压。
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