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公开(公告)号：CN112018069B
公开(公告)日：2022-09-06
申请号：CN202010468368.6
申请日：2020-05-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 陈奕寰 , 周建志 , 亚历山大·卡尔尼斯基 , 郑光茗
IPC: H01L23/522 , H01L21/768 , H01L27/06 , H01L21/822
Abstract: 一些实施例涉及包括半导体衬底的集成电路(IC)。浅沟槽隔离区向下延伸至半导体衬底的前侧内并填充有介电材料。第一电容器板和第二电容器板设置在浅沟槽隔离区中。第一电容器板和第二电容器板分别具有第一侧壁结构和第二侧壁结构，第一侧壁结构和第二侧壁结构彼此基本平行并且通过浅沟槽隔离区域的介电材料彼此分隔开。本发明的实施例还涉及集成电路的形成方法。
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公开(公告)号：CN109427781A
公开(公告)日：2019-03-05
申请号：CN201711191893.2
申请日：2017-11-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092
Abstract: 本公开实施例涉及集成电路与其形成方法，且集成电路包含边界区定义于低电压区与高电压区之间。在一些实施例中，集成电路包含第一边界介电层，位于低电压区中的基板上。第二边界介电层，位于高电压区中的基板上，且第二边界介电层的厚度大于第一边界介电层的厚度。第一边界介电层与第二边界介电层在边界区接触。第一多晶硅构件，位于第一边界介电层与第二边界介电层上的边界区中；第二多晶硅构件，位于第一多晶硅构件上的边界区中。硬掩模构件，位于第一多晶硅构件上并与第二多晶硅构件横向相邻。
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公开(公告)号：CN109216327A
公开(公告)日：2019-01-15
申请号：CN201710723462.X
申请日：2017-08-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64
Abstract: 一种半导体装置包括电感器结构，且所述电感器结构位于衬底上且包括第一金属层、磁性堆叠、聚合物层以及第二金属层。所述第一金属层位于所述衬底之上。所述磁性堆叠位于所述第一金属层之上且具有实质上Z字形的侧壁。所述聚合物层位于所述第一金属层之上且包封所述磁性堆叠。所述第二金属层位于所述聚合物层之上。
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公开(公告)号：CN104051344B
公开(公告)日：2017-05-10
申请号：CN201410095738.0
申请日：2014-03-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 亚历克斯·卡尔尼茨基 , 郑光茗 , 周建志 , 朱振梁 , 段孝勤
IPC: H01L21/8238 , H01L21/266
Abstract: 提供一种半导体布置和形成方法。半导体形成方法包括：使用单一光刻胶以掩蔽将形成低压器件的区域以及高压器件的栅极结构，同时执行高压器件的高能量注入。半导体制造的另一种方法包括：通过图案化的光刻胶执行高压器件的高能量注入，其中，在形成高压器件的栅极结构之前并且在形成低压器件的栅极结构之前，光刻胶被图案化。在执行高能量注入之后，执行随后处理以形成高压器件和低压器件。从而在CMOS处理中形成高压器件和低压器件而不需要附加掩模。
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Patent Agency Ranking
公开(公告)号：CN103811549A
公开(公告)日：2014-05-21
申请号：CN201310032027.4
申请日：2013-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L27/088 , H01L21/8234 , H01L21/28
CPC classification number: H01L29/7823 , H01L21/26513 , H01L21/28185 , H01L21/31111 , H01L21/32133 , H01L21/76224 , H01L21/823418 , H01L21/823437 , H01L21/823462 , H01L21/823481 , H01L27/088 , H01L29/0611 , H01L29/0653 , H01L29/0852 , H01L29/1083 , H01L29/402 , H01L29/4236 , H01L29/42368 , H01L29/66659 , H01L29/66681 , H01L29/7835
Abstract: 横向MOSFET包括形成在衬底中的多个隔离区，其中第一隔离区的顶面低于衬底的顶面。横向MOSFET还包括栅电极层，其具有形成在第一隔离区上方的第一栅电极层和形成在衬底顶面上方的第二栅电极层，第一栅电极层的顶面低于第二栅电极层的顶面。
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公开(公告)号：CN102097476B
公开(公告)日：2013-06-05
申请号：CN201010569545.6
申请日：2010-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L27/092 , H01L21/762 , H01L21/8234
CPC classification number: H01L21/823462 , H01L21/823418 , H01L21/823481 , H01L29/0653 , H01L29/513 , H01L29/518 , H01L29/66659 , H01L29/7835
Abstract: 本发明提供的集成电路结构与其形成方法，该集成电路结构包括半导体基板与高电压金属氧化物半导体元件。高电压金属氧化物半导体元件包括具有第一导电性的第一高电压阱区位于半导体基板中；具有第二导电性的漏极区位于半导体基板中，该第一导电性与第二导电性相反，且漏极区与高电压阱区分开；栅极介电层，且至少部分栅极介电层直接位于第一高电压阱区上；以及栅极位于栅极介电层上，其中栅极介电层包括底栅极氧化区；以及氮化硅区，位于底栅极氧化区上。本发明可节省两道光刻掩模及工艺成本。
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公开(公告)号：CN101626031A
公开(公告)日：2010-01-13
申请号：CN200910134320.5
申请日：2009-04-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/4983 , H01L29/0653 , H01L29/0847 , H01L29/086 , H01L29/1045 , H01L29/66659 , H01L29/66689 , H01L29/7816 , H01L29/7835
Abstract: 本发明提供一种半导体结构，该结构包括一第一阱区，位于一半导体基板上，其具有一第一导电类型；一第二阱区，位于半导体基板上，且横向邻接于第一阱区，第二阱区具有相反于第一导电类型的一第二导电类型；一栅极介电质，从第一阱区上方延伸至第二阱区上方；一漏极区域，位于第二井区中；一源极区域，位于闸极介电质的一侧，并位于汲极区域与闸极介电质邻接侧的相反侧；一栅极，位于栅极介电质上，其中栅极包括直接位于第二阱区上方的一第一部分区域和直接位于第一阱区上方的一第二部分区域，其中第一部分区域具有一第一掺质浓度，其小于第二部分区域具有的一第二掺质浓度。本发明能够降低源极对漏极的导通电阻，以及降低HVMOS元件的漏电流。
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公开(公告)号：CN113314610B
公开(公告)日：2024-04-30
申请号：CN202110034706.X
申请日：2021-01-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423 , H01L21/336
Abstract: 提供具有凹进栅极结构的晶体管器件。在一些实施例中，晶体管器件包括半导体衬底，该半导体衬底包括被隔离结构包围的器件区域和设置在该器件区域中并且在第一方向上彼此横向间隔开的成对的源极/漏极区域。栅极结构位于器件区域和隔离结构上面并且布置在成对的源极/漏极区域之间。栅极结构包括设置在器件区域的在垂直于第一方向的第二方向上的相对侧上的成对的凹槽区域。沟道区域设置在栅极结构下方的器件区域中。该沟道区域具有在第二方向上从凹槽区域中的一个延伸到凹槽区域中的另一个的沟道宽度。本申请的实施例还涉及用于制造晶体管器件的方法。
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公开(公告)号：CN109494219B
公开(公告)日：2022-01-18
申请号：CN201711204383.4
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088
Abstract: 本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。
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