公开(公告)号：CN119181694A

公开(公告)日：2024-12-24

申请号：CN202410720533.0

申请日：2024-06-05

Applicant: 三星电子株式会社

Inventor： 柳东坤 ,  高恩譓 ,  李宣姃 ,  河龙湖 ,  黄桢元

IPC: H01L23/538 ,  H01L27/088

Abstract: 一种集成电路器件包括：衬底、在衬底的第一表面上在第一水平方向上延伸的鳍型有源区、在鳍型有源区上的源极/漏极区、在源极/漏极区上并电连接到源极/漏极区的有源接触、在比源极/漏极区高的垂直水平处延伸的布线、穿透源极/漏极区上的绝缘层并用作有源接触与布线之间的电连接的介质的通路接触、以及在布线和绝缘层之间并接触布线的粘合层，其中通路接触包括顶部通路接触和底部通路接触，顶部通路接触包括与底部通路接触中包括的金属不同的金属，并且布线和顶部通路接触彼此直接接触。

公开(公告)号：CN119028905A

公开(公告)日：2024-11-26

申请号：CN202410532402.X

申请日：2024-04-29

Applicant: 三星电子株式会社

Inventor： 金锡源 ,  具奉珍 ,  金硕壎 ,  朴志镐 ,  柳相赫 ,  河龙湖 ,  穆萨拉特·哈桑

IPC: H01L21/768 ,  H01L23/31 ,  H01L23/48

Abstract: 一种制造半导体器件的方法包括：形成衬底，该衬底包括具有第一区域和暴露第一区域的接触孔的结构；将衬底装载到工艺室中；在工艺室内在金属‑半导体化合物形成温度或更高温度下重复地执行沉积工艺和浸泡工艺两次或更多次，该沉积工艺包括重复地在第一持续时间内向工艺气体施加射频(RF)等离子体功率和在第二持续时间内不向工艺气体施加RF等离子体功率，该浸泡工艺不使用等离子体，从而形成第一区域上的金属‑半导体化合物层、接触孔的侧壁上的侧壁材料层、以及所述结构上的上材料层；在工艺室中执行去除侧壁材料层的至少一部分的去除工艺；以及在执行去除工艺之后从工艺室卸载衬底。

公开(公告)号：CN101393965A

公开(公告)日：2009-03-25

申请号：CN200810135808.5

申请日：2008-07-14

Applicant: 三星电子株式会社

Inventor： 安亨根 ,  安东浩 ,  林暎洙 ,  河龙湖 ,  张准荣 ,  林东源 ,  李玖瑞 ,  朴俊相 ,  高汉凤 ,  朴瑛琳

IPC: H01L45/00 ,  H01L21/82 ,  H01L21/84 ,  H01L27/24 ,  G11C16/02 ,  G11C11/56

Abstract: 提供用于形成具有底电极的相变存储器件的方法。相变存储器件可以具有在基底上的底部图案。线形状或者L形状的底电极可以被形成为与基底上的相应底部图案接触，并且具有由在基底上的x和y轴方向上的尺度限定的上表面。沿着底电极的上表面的x轴的尺度具有比用于制造相变存储器件的光刻处理的分辨极限小的宽度。相变图案可以被形成为与底电极的上表面接触，以具有比在底电极的上表面的x和y轴方向上的每个尺度更大的宽度，并且上电极可以被形成在所述相变图案上，其中，所述线形状或者L形状表示在x轴方向上的底电极的剖面线形状或者剖面L形状。

公开(公告)号：CN101359718A

公开(公告)日：2009-02-04

申请号：CN200810136087.X

申请日：2008-07-15

Applicant: 三星电子株式会社

Inventor： 姜明琎 ,  河龙湖 ,  朴斗焕 ,  朴正熙 ,  申喜珠

IPC: H01L45/00 ,  H01L21/82 ,  H01L27/24 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C11/5678 ,  G11C13/0004 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1683 ,  Y10T428/24273

Abstract: 一种制造相变存储器器件的方法，包括：在第一层中形成开口，在该开口中和第一层上形成相变材料，将相变材料加热到足以使开口中的相变材料回流的第一温度，其中第一温度小于相变材料的熔融点，并且在将相变材料加热到第一温度之后，对相变材料构图，以限定开口中的相变元件。

公开(公告)号：CN110504264A

公开(公告)日：2019-11-26

申请号：CN201910298285.4

申请日：2019-04-15

Applicant: 三星电子株式会社

Inventor： 任廷赫 ,  金国桓 ,  金完敦 ,  朴正敏 ,  朴钟昊 ,  李炳训 ,  河龙湖 ,  玄尚镇 ,  洪慧理

IPC: H01L27/088 ,  H01L27/02 ,  H01L21/8234 ,  H01L21/336

Abstract: 根据本发明构思的示例实施例的半导体装置包括：衬底，其具有第一区域和与第一区域水平地分开的第二区域；第一栅线，其位于第一区域中，第一栅线包括第一下功函数层和布置在第一下功函数层上的第一上功函数层；以及，第二栅线，其位于第二区域中，并且包括第二下功函数层，第二栅线在水平的第一方向上的宽度等于或窄于第一栅线在第一方向上的宽度，其中，第一上功函数层的最上端和第二下功函数层的最上端相对于与第一方向垂直的第二方向各自位于比第一下功函数层的最上端更高的竖直水平处。

公开(公告)号：CN104241367A

公开(公告)日：2014-12-24

申请号：CN201410232888.1

申请日：2014-05-29

Applicant: 三星电子株式会社

Inventor： 李惠兰 ,  姜尚范 ,  金宰中 ,  朴文圭 ,  宋在烈 ,  李浚熙 ,  河龙湖 ,  玄尚镇

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开了一种半导体器件，其包括衬底和衬底上的第一和第二栅电极。第一栅电极包括第一栅极绝缘膜和第一功能膜，第一栅极绝缘膜具有位于衬底上的底部和从底部延伸并远离衬底的侧壁部分，从而限定具有第一宽度的第一沟槽，第一功能膜填充第一沟槽。第二栅电极包括第二栅极绝缘膜、第二功能膜和金属区，第二栅极绝缘膜具有位于衬底上的底部和从底部延伸的侧壁部分，从而限定具有与第一宽度不同的第二宽度的第二沟槽，第二功能膜适形于第二沟槽中的第二栅极绝缘膜，并限定第三沟槽，金属区在第三沟槽中。第一宽度可小于第二宽度。

公开(公告)号：CN101075632A

公开(公告)日：2007-11-21

申请号：CN200710103453.7

申请日：2007-05-18

Applicant: 三星电子株式会社

Inventor： 具奉珍 ,  河龙湖 ,  朴斗焕 ,  朴正熙 ,  高汉凤

IPC: H01L27/24 ,  H01L45/00 ,  H01L21/82 ,  G11C11/56

CPC classification number: H01L45/144 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1625

Abstract: 提供一种相变存储单元。该相变存储单元包括在半导体衬底上形成的层间绝缘层，和在该层间绝缘层中布置的第一和第二电极。在第一和第二电极之间布置相变材料图形。该相变材料图形是未掺杂的GeBiTe层、包含杂质的掺杂的GeBiTe层或包含杂质的掺杂的GeTe层。该未掺杂的GeBiTe层具有在被四个点(A1(Ge21.43，Bi16.67，Te61.9)、A2(Ge44.51，Bi0.35，Te55.14)、A3(Ge59.33、Bi0.5、Te40.17)和A4(Ge38.71，Bi16.13，Te45.16))围绕的范围内的成分比率，该四个点由具有锗(Ge)、铋(Bi)和碲(Te)的顶点的三角形成分图上顶点的坐标表示，并且该掺杂的GeBiTe层包含杂质并具有被四个点(D1(Ge10，Bi20，Te70)、D2(Ge30，Bi0，Te70)、D3(Ge70，Bi0，Te30)和D4(Ge50，Bi20，Te30))围绕的范围内的成分比率，该四个点由三角形成分图上的坐标表示。此外，该掺杂的GeTe层包含杂质并具有对应于点D2和D3之间的直线上的坐标的成分比率。

公开(公告)号：CN111952276B

公开(公告)日：2025-02-28

申请号：CN202010086446.6

申请日：2020-02-11

Applicant: 三星电子株式会社

Inventor： 佐佐木雄一朗 ,  林圣根 ,  姜泌圭 ,  金元洪 ,  吴承河 ,  河龙湖 ,  玄尚镇

IPC: H01L23/498 ,  H01L23/538 ,  H10D62/10 ,  H10D84/83

Abstract: 本公开提供了一种半导体器件，所述半导体器件包括：具有第一表面和与所述第一表面相反的第二表面的半导体层；在第一表面上的有源图案，所述有源图案包括源极/漏极区域；电连接到所述源极/漏极区域的电力轨；以及在所述第二表面上的电力输送网络，所述电力输送网络电连接到所述电力轨。所述半导体层包括蚀刻停止掺杂剂，并且所述蚀刻停止掺杂剂在所述第二表面处具有最大浓度。

公开(公告)号：CN111968969A

公开(公告)日：2020-11-20

申请号：CN202010176255.9

申请日：2020-03-13

Applicant: 三星电子株式会社

Inventor： 金元洪 ,  姜泌圭 ,  佐佐木雄一朗 ,  林圣根 ,  河龙湖 ,  玄尚镇 ,  金国桓 ,  吴承河

IPC: H01L27/02 ,  H01L27/088 ,  H01L23/48 ,  H01L23/535 ,  H01L21/762

Abstract: 提供了一种集成电路器件及其制造方法。所述集成电路器件包括：嵌入绝缘层；半导体层，位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；分隔绝缘层，将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；位于所述多个鳍型有源区上的源极/漏极区；第一导电插塞，位于所述源极/漏极区上并电连接到所述源极/漏极区；掩埋轨道，穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及电力输送结构，布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触并电连接到所述掩埋轨道。

公开(公告)号：CN100479219C

公开(公告)日：2009-04-15

申请号：CN200510074362.6

申请日：2005-05-27

Applicant: 三星电子株式会社

Inventor： 宋胤宗 ,  黄荣南 ,  南相敦 ,  赵性来 ,  高宽协 ,  李忠满 ,  具奉珍 ,  河龙湖 ,  李秀渊 ,  郑椙旭 ,  李智惠 ,  柳庚昶 ,  李世昊 ,  安洙珍 ,  朴淳五 ,  李将银

IPC: H01L45/00 ,  H01L27/24 ,  G11C11/56

CPC classification number: H01L29/7843 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/1666

Abstract: 在一个实施例中，相变存储器件具有防止存储单元污染或氧化的氧化阻挡层及其制造方法。在一个实施例中，半导体存储器件包括覆盖在半导体衬底上的压模层。该压模层具有从其顶表面垂直扩展的突起部分。该器件进一步包括邻近突起部分的相变图案和电气连接至相变图案的下电极。