公开(公告)号：CN110364415A

公开(公告)日：2019-10-22

申请号：CN201910240455.3

申请日：2019-03-28

Applicant: 三星电子株式会社

Inventor： 赵南奎 ,  金国桓 ,  金仅祐 ,  朴正敏 ,  宋珉宇

IPC: H01L21/02

Abstract: 提供了一种制造包括不同的阻挡层结构的半导体装置的方法。所述方法可包括：在基底的第一区、第二区和第三区上形成第一导电层；在第一导电层上形成阻挡层，阻挡层包括顺序地形成的第一阻挡层、第二阻挡层和牺牲层；在阻挡层上顺序地形成第二导电层和第三导电层；执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。

公开(公告)号：CN111968969A

公开(公告)日：2020-11-20

申请号：CN202010176255.9

申请日：2020-03-13

Applicant: 三星电子株式会社

Inventor： 金元洪 ,  姜泌圭 ,  佐佐木雄一朗 ,  林圣根 ,  河龙湖 ,  玄尚镇 ,  金国桓 ,  吴承河

IPC: H01L27/02 ,  H01L27/088 ,  H01L23/48 ,  H01L23/535 ,  H01L21/762

Abstract: 提供了一种集成电路器件及其制造方法。所述集成电路器件包括：嵌入绝缘层；半导体层，位于所述嵌入绝缘层上，所述半导体层具有主表面和从所述主表面突出以在第一水平方向上延伸且彼此平行的多个鳍型有源区；分隔绝缘层，将所述半导体层分隔成在与所述第一水平方向相交的第二水平方向上彼此相邻的至少两个元件区域；位于所述多个鳍型有源区上的源极/漏极区；第一导电插塞，位于所述源极/漏极区上并电连接到所述源极/漏极区；掩埋轨道，穿过所述分隔绝缘层和所述半导体层同时电连接到所述第一导电插塞；以及电力输送结构，布置在所述嵌入绝缘层中，所述电力输送结构与所述掩埋轨道接触并电连接到所述掩埋轨道。

公开(公告)号：CN110504264B

公开(公告)日：2025-03-18

申请号：CN201910298285.4

申请日：2019-04-15

Applicant: 三星电子株式会社

Inventor： 任廷赫 ,  金国桓 ,  金完敦 ,  朴正敏 ,  朴钟昊 ,  李炳训 ,  河龙湖 ,  玄尚镇 ,  洪慧理

IPC: H10D84/83 ,  H10D89/10 ,  H10D84/03 ,  H10D30/01

Abstract: 根据本发明构思的示例实施例的半导体装置包括：衬底，其具有第一区域和与第一区域水平地分开的第二区域；第一栅线，其位于第一区域中，第一栅线包括第一下功函数层和布置在第一下功函数层上的第一上功函数层；以及，第二栅线，其位于第二区域中，并且包括第二下功函数层，第二栅线在水平的第一方向上的宽度等于或窄于第一栅线在第一方向上的宽度，其中，第一上功函数层的最上端和第二下功函数层的最上端相对于与第一方向垂直的第二方向各自位于比第一下功函数层的最上端更高的竖直水平处。

公开(公告)号：CN112242404A

公开(公告)日：2021-01-19

申请号：CN202010359712.8

申请日：2020-04-29

Applicant: 三星电子株式会社

Inventor： 吴承河 ,  姜泌圭 ,  金国桓 ,  金元洪 ,  佐佐木雄一朗 ,  李相遇 ,  林圣根 ,  河龙湖 ,  玄尚镇

IPC: H01L27/11573 ,  H01L27/11582 ,  H01L25/18

Abstract: 一种三维半导体器件包括：下衬底；设置在下衬底上的多个下晶体管；设置在下晶体管上的上衬底；设置在下晶体管与上衬底之间的多个下导电线路；以及设置在上衬底上的多个上晶体管。至少一个下晶体管连接到相应的下导电线路。每一个上晶体管包括：设置在上衬底上的上栅电极；在上栅电极的第一侧设置在上衬底中的第一上源/漏极图案；以及在上栅电极的相对的第二侧设置在上衬底中的第二上源/漏极图案。上栅电极包括硅锗(SiGe)。

公开(公告)号：CN110364415B

公开(公告)日：2023-05-02

申请号：CN201910240455.3

申请日：2019-03-28

Applicant: 三星电子株式会社

Inventor： 赵南奎 ,  金国桓 ,  金仅祐 ,  朴正敏 ,  宋珉宇

IPC: H01L21/02

Abstract: 提供了一种制造包括不同的阻挡层结构的半导体装置的方法。所述方法可包括：在基底的第一区、第二区和第三区上形成第一导电层；在第一导电层上形成阻挡层，阻挡层包括顺序地形成的第一阻挡层、第二阻挡层和牺牲层；在阻挡层上顺序地形成第二导电层和第三导电层；执行第一蚀刻工艺以从第二区和第三区去除第三导电层，第三导电层在第一蚀刻工艺之后保留在第一区上；以及执行第二蚀刻工艺以从第三区去除第二导电层，第二导电层在第二蚀刻工艺之后保留在第一区和第二区上。

公开(公告)号：CN104752431B

公开(公告)日：2019-01-01

申请号：CN201410742816.1

申请日：2014-12-08

Applicant: 三星电子株式会社

Inventor： 金国桓 ,  李锺镐 ,  金宇熙 ,  李来寅

IPC: H01L27/105 ,  H01L29/49

Abstract: 本发明提供了半导体器件。一种半导体器件包括具有第一区域至第四区域的衬底。而且，第一栅极绝缘层至第四栅极绝缘层分别位于第一区域至第四区域上。在第一栅极绝缘层至第四栅极绝缘层中，第一栅极绝缘层至第四栅极绝缘层中的功函数控制材料的量、第一栅极绝缘层至第四栅极绝缘层中的氮浓度和/或第一栅极绝缘层至第四栅极绝缘层的厚度是变化的。本发明还提供了用于制造半导体器件的方法。

公开(公告)号：CN110504264A

公开(公告)日：2019-11-26

申请号：CN201910298285.4

申请日：2019-04-15

Applicant: 三星电子株式会社

Inventor： 任廷赫 ,  金国桓 ,  金完敦 ,  朴正敏 ,  朴钟昊 ,  李炳训 ,  河龙湖 ,  玄尚镇 ,  洪慧理

IPC: H01L27/088 ,  H01L27/02 ,  H01L21/8234 ,  H01L21/336

Abstract: 根据本发明构思的示例实施例的半导体装置包括：衬底，其具有第一区域和与第一区域水平地分开的第二区域；第一栅线，其位于第一区域中，第一栅线包括第一下功函数层和布置在第一下功函数层上的第一上功函数层；以及，第二栅线，其位于第二区域中，并且包括第二下功函数层，第二栅线在水平的第一方向上的宽度等于或窄于第一栅线在第一方向上的宽度，其中，第一上功函数层的最上端和第二下功函数层的最上端相对于与第一方向垂直的第二方向各自位于比第一下功函数层的最上端更高的竖直水平处。

公开(公告)号：CN104752431A

公开(公告)日：2015-07-01

申请号：CN201410742816.1

申请日：2014-12-08

Applicant: 三星电子株式会社

Inventor： 金国桓 ,  李锺镐 ,  金宇熙 ,  李来寅

IPC: H01L27/105 ,  H01L29/49

CPC classification number: H01L21/823842 ,  H01L21/28202 ,  H01L21/823821 ,  H01L27/088 ,  H01L27/0922 ,  H01L27/0924 ,  H01L27/1104 ,  H01L27/1116 ,  H01L29/42364 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66545

Abstract: 本发明提供了半导体器件。一种半导体器件包括具有第一区域至第四区域的衬底。而且，第一栅极绝缘层至第四栅极绝缘层分别位于第一区域至第四区域上。在第一栅极绝缘层至第四栅极绝缘层中，第一栅极绝缘层至第四栅极绝缘层中的功函数控制材料的量、第一栅极绝缘层至第四栅极绝缘层中的氮浓度和/或第一栅极绝缘层至第四栅极绝缘层的厚度是变化的。本发明还提供了用于制造半导体器件的方法。