公开(公告)号：CN119325275A

公开(公告)日：2025-01-17

申请号：CN202410777065.0

申请日：2024-06-17

Applicant: 三星电子株式会社

Inventor： 李宣姃 ,  柳东坤 ,  黄桢元

IPC: H10D84/85 ,  H10D84/03

Abstract: 本公开涉及三维半导体器件及其制造方法。示例三维半导体器件包括：背面金属层；在背面金属层上的下有源区，下有源区包括下沟道图案和与下沟道图案连接的下源极/漏极图案；在下有源区上的上有源区，上有源区包括上沟道图案和与上沟道图案连接的上源极/漏极图案；包围下源极/漏极图案和上源极/漏极图案的层间绝缘层；在垂直方向上延伸穿过层间绝缘层的穿透导电图案；以及覆盖穿透导电图案的下部的侧表面的抑制剂。抑制剂包括碳原子。

公开(公告)号：CN119181694A

公开(公告)日：2024-12-24

申请号：CN202410720533.0

申请日：2024-06-05

Applicant: 三星电子株式会社

Inventor： 柳东坤 ,  高恩譓 ,  李宣姃 ,  河龙湖 ,  黄桢元

IPC: H01L23/538 ,  H01L27/088

Abstract: 一种集成电路器件包括：衬底、在衬底的第一表面上在第一水平方向上延伸的鳍型有源区、在鳍型有源区上的源极/漏极区、在源极/漏极区上并电连接到源极/漏极区的有源接触、在比源极/漏极区高的垂直水平处延伸的布线、穿透源极/漏极区上的绝缘层并用作有源接触与布线之间的电连接的介质的通路接触、以及在布线和绝缘层之间并接触布线的粘合层，其中通路接触包括顶部通路接触和底部通路接触，顶部通路接触包括与底部通路接触中包括的金属不同的金属，并且布线和顶部通路接触彼此直接接触。

公开(公告)号：CN119170599A

公开(公告)日：2024-12-20

申请号：CN202410180514.3

申请日：2024-02-18

Applicant: 三星电子株式会社

Inventor： 李宣姃 ,  安商熏 ,  柳东坤 ,  李将银 ,  黄桢元

IPC: H01L23/528 ,  H01L23/522 ,  H01L27/092 ,  H01L21/8238

Abstract: 公开了半导体装置及其制造方法。半导体装置包括：包括有源图案的衬底；有源图案上的沟道图案；源极/漏极图案，其电连接到沟道图案；沟道图案上的栅电极；栅电极上的层间介电层，其中层间介电层包括凹部；凹部中的过孔件；布线线路，其在层间介电层上并电连接到过孔件；以及布线线路和层间介电层的上表面之间的粘附层，其中过孔件的上表面在第一方向上比层间介电层的上表面更靠近衬底，其中第一方向垂直于衬底的上表面，并且其中粘附层的一部分在凹部的内侧壁的一部分上。

公开(公告)号：CN119317148A

公开(公告)日：2025-01-14

申请号：CN202410844837.8

申请日：2024-06-27

Applicant: 三星电子株式会社

Inventor： 李宣姃 ,  柳东坤 ,  黄桢元

IPC: H10D30/60 ,  H01L23/522

Abstract: 一种半导体器件可以包括：衬底，该衬底包括有源图案；沟道图案，沟道图案位于有源图案上并且包括多个半导体图案，多个半导体图案以彼此间隔开的方式垂直地堆叠；栅电极，栅电极位于多个半导体图案上；栅极接触，栅极接触电连接到栅电极；第一金属层，所述第一金属层位于栅极接触上，并且包括第一导电通路和位于第一导电通路上的第一互连图案；第二金属层，第二金属层位于第一金属层上，并且包括第二导电通路和位于第二导电通路上的第二互连图案；以及扩散防止图案，扩散防止图案位于第一互连图案与第二导电通路之间。扩散防止图案的底表面的高度可以低于第一互连图案的最顶表面的高度。

公开(公告)号：CN119108338A

公开(公告)日：2024-12-10

申请号：CN202410727718.4

申请日：2024-06-06

Applicant: 三星电子株式会社

Inventor： 李宣姃 ,  安商熏 ,  柳东坤 ,  黄桢元

IPC: H01L21/768

Abstract: 一种半导体器件包括在第一层间绝缘膜中的通路图案以及在第一方向上延伸并在第一层间绝缘膜和通路图案上的布线图案。布线图案包括下部布线和在下部布线上的上部布线，其中下部布线和上部布线在第二方向上堆叠，其中下部布线在通路图案和上部布线之间并且在通路图案的上表面上，其中下部布线的第一部分在通路图案的上表面上并且具有第一厚度，并且其中下部布线的第二部分在第一层间绝缘膜的上表面上并且具有第二厚度。

公开(公告)号：CN118899295A

公开(公告)日：2024-11-05

申请号：CN202311712262.6

申请日：2023-12-13

Applicant: 三星电子株式会社

Inventor： 柳东坤 ,  李宣姃 ,  黄桢元 ,  孔榠浒 ,  河龙湖

IPC: H01L23/498 ,  H01L23/538

Abstract: 一种半导体器件包括：模制层，所述模制层限定沟槽；以及导电结构，所述导电结构设置在所述沟槽上。所述导电结构包括导电层和衬垫，并且所述导电层包括上部和下部。所述衬垫包括基体部和位于所述基体部上的侧壁部，并且所述导电层的所述上部设置在比所述衬垫的所述侧壁部高的高度。所述衬垫的所述侧壁部介于所述导电层的所述下部与所述模制层之间，并且所述衬垫的所述基体部的顶表面与所述导电层的所述下部的底表面接触。所述衬垫的所述侧壁部的宽度随着高度增大而减小。

公开(公告)号：CN116247086A

公开(公告)日：2023-06-09

申请号：CN202211071365.4

申请日：2022-09-01

Applicant: 三星电子株式会社

Inventor： 李将银 ,  卢孝贞 ,  宋珉宇 ,  河龙湖 ,  黄桢元

IPC: H01L29/423 ,  H01L29/49 ,  H01L29/40

Abstract: 提供了一种制造半导体器件的方法。所述制造半导体器件的方法包括：在衬底中形成沟槽；在所述沟槽上形成栅极电介质层；在所述栅极电介质层上形成栅极层；以及对所述栅极电介质层和所述栅极层进行第一退火，其中，在所述第一退火的操作之后，所述栅极层包含钼‑钽合金。