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公开(公告)号：CN1538540A
公开(公告)日：2004-10-20
申请号：CN200410035227.6
申请日：2004-03-29
Applicant: 三星电子株式会社
CPC classification number: G11C13/0004 , G11C11/5678 , G11C13/0033 , G11C13/004 , G11C13/0069 , G11C16/3431 , G11C2013/0042 , G11C2013/0078 , G11C2213/79
Abstract: 一种相变存储器件，包括：相变存储单元，具有在非晶态和晶态之间可编程的材料体。写电流源选择性地施加第一写电流脉冲以将相变存储单元编程为非晶态和施加第二写电流脉冲以将相变存储单元编程为晶态。相变存储器件还包括恢复电路，选择性地将第一写电流脉冲施加到相变存储单元，以至少恢复相变存储单元的非晶态。
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公开(公告)号：CN106169307A
公开(公告)日：2016-11-30
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/34 , H01L27/115
CPC classification number: H01L27/11524 , G11C16/0483 , G11C16/10 , G11C16/3459 , H01L27/11526 , H01L27/11529 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L29/04 , H01L29/16 , G11C16/3404 , H01L27/11551
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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公开(公告)号：CN100492694C
公开(公告)日：2009-05-27
申请号：CN200410035227.6
申请日：2004-03-29
Applicant: 三星电子株式会社
CPC classification number: G11C13/0004 , G11C11/5678 , G11C13/0033 , G11C13/004 , G11C13/0069 , G11C16/3431 , G11C2013/0042 , G11C2013/0078 , G11C2213/79
Abstract: 一种相变存储器件，包括：相变存储单元，具有在非晶态和晶态之间可编程的材料体。写电流源选择性地施加第一写电流脉冲以将相变存储单元编程为非晶态和施加第二写电流脉冲以将相变存储单元编程为晶态。相变存储器件还包括恢复电路，选择性地将第一写电流脉冲施加到相变存储单元，以至少恢复相变存储单元的非晶态。
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公开(公告)号：CN115084154A
公开(公告)日：2022-09-20
申请号：CN202210224314.4
申请日：2022-03-09
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11578
Abstract: 提供了半导体装置和包括该半导体装置的数据存储系统。半导体装置可以包括彼此平行的第一分离结构和第二分离结构、在第一分离结构与第二分离结构之间的块以及块上的位线。块包括串，位线包括电连接到第一串和第二串的第一位线，串中的每个包括串联连接的下选择晶体管、存储器单元晶体管和上选择晶体管，串中的每个中的上选择晶体管包括第一上选择晶体管和在第一上选择晶体管下方的第二上选择晶体管。第一串和第二串的第一上选择晶体管可以共享单个第一上选择栅电极。第一串和第二串的下选择晶体管的栅电极可以包括彼此共面的表面。
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公开(公告)号：CN100479219C
公开(公告)日：2009-04-15
申请号：CN200510074362.6
申请日：2005-05-27
Applicant: 三星电子株式会社
Inventor： 宋胤宗 , 黄荣南 , 南相敦 , 赵性来 , 高宽协 , 李忠满 , 具奉珍 , 河龙湖 , 李秀渊 , 郑椙旭 , 李智惠 , 柳庚昶 , 李世昊 , 安洙珍 , 朴淳五 , 李将银
CPC classification number: H01L29/7843 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/1666
Abstract: 在一个实施例中，相变存储器件具有防止存储单元污染或氧化的氧化阻挡层及其制造方法。在一个实施例中，半导体存储器件包括覆盖在半导体衬底上的压模层。该压模层具有从其顶表面垂直扩展的突起部分。该器件进一步包括邻近突起部分的相变图案和电气连接至相变图案的下电极。
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Patent Agency Ranking
公开(公告)号：CN1702883A
公开(公告)日：2005-11-30
申请号：CN200510074362.6
申请日：2005-05-27
Applicant: 三星电子株式会社
Inventor： 宋胤宗 , 黄荣南 , 南相敦 , 赵性来 , 高宽协 , 李忠满 , 具奉珍 , 河龙湖 , 李秀渊 , 郑椙旭 , 李智惠 , 柳庚昶 , 李世昊 , 安洙珍 , 朴淳五 , 李将银
CPC classification number: H01L29/7843 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/1666
Abstract: 在一个实施例中，相变存储器件具有防止存储单元污染或氧化的氧化阻挡层及其制造方法。在一个实施例中，半导体存储器件包括覆盖在半导体衬底上的压模层。该压模层具有从其顶表面垂直扩展的突起部分。该器件进一步包括邻近突起部分的相变图案和电气连接至相变图案的下电极。
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公开(公告)号：CN107068191A
公开(公告)日：2017-08-18
申请号：CN201710032688.5
申请日：2017-01-16
Applicant: 三星电子株式会社
IPC: G11C16/34
CPC classification number: G11C16/3427 , G11C16/3413
Abstract: 一种编程非易失性存储器的方法，包括：对在所选的字线中的存储器单元执行至少两个编程循环，基于执行至少两个编程循环中的每一个的结果生成失败位趋势，基于所生成的失败位趋势预测包括要对存储器单元最后执行的N编程循环的多个编程循环，和基于预测多个编程循环的结果改变当执行N编程循环时提供给存储器单元的N编程电压的电平。
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公开(公告)号：CN1637948A
公开(公告)日：2005-07-13
申请号：CN200410081973.9
申请日：2004-12-30
Applicant: 三星电子株式会社
Inventor： 安洙珍
CPC classification number: G11C13/0004 , G11C11/5678 , G11C13/0069 , G11C2013/0092
Abstract: 本发明的示范实施例提供了用于相变存储阵列的置位编程方法和写入驱动器电路。置位编程方法的示范实施例可包括将置位电流脉冲施加到可包括在相变存储阵列中的相变单元，这可使得该相变单元转变到置位阻抗状态。置位编程方法和/或写入驱动器电路的示范实施例可导致相变单元转变到置位阻抗状态。
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公开(公告)号：CN107017262B
公开(公告)日：2022-01-18
申请号：CN201610971038.2
申请日：2016-10-28
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11524 , H01L27/1157 , H01L27/11578
Abstract: 一种垂直存储器件包括：基板；多个沟道，在基本上垂直于基板的顶表面的第一方向上延伸；多条栅线，围绕沟道当中的预定数量的沟道；多条公共布线，电连接到栅线；以及多条信号布线，经由公共布线电连接到栅线。栅线沿第一方向层叠并彼此间隔开。每条公共布线经由相应的接触电连接到栅线当中的在相同水平的相应栅线。
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