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公开(公告)号：CN106558591B
公开(公告)日：2021-12-28
申请号：CN201610815844.0
申请日：2016-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11597 , H01L27/11551
Abstract: 公开了一种三维(3D)半导体器件，其包括：堆叠结构，包括竖直堆叠在基底上的电极；沟道结构，结合到电极以构成在基底上三维布置的多个存储器单元，沟道结构包括穿过堆叠结构的第一竖直沟道和第二竖直沟道以及设置在堆叠结构下面以使第一竖直沟道和第二竖直沟道彼此横向连接的第一水平沟道；第二水平沟道，具有第一导电类型并且连接到沟道结构的第一水平沟道的侧壁；导电塞，具有第二导电类型并且设置在第二竖直沟道的顶端上。
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公开(公告)号：CN106469736B
公开(公告)日：2021-07-13
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN104637883B
公开(公告)日：2019-06-04
申请号：CN201410641349.3
申请日：2014-11-13
Applicant: 三星电子株式会社
IPC: H01L27/1156
Abstract: 这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。
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公开(公告)号：CN109192230A
公开(公告)日：2019-01-11
申请号：CN201810918723.8
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C5/02 , G11C7/02 , G11C7/18 , H01L27/11551 , H01L27/11578 , G11C7/10
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN107017261A
公开(公告)日：2017-08-04
申请号：CN201610952076.3
申请日：2016-11-02
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/115
CPC classification number: H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11582 , H01L29/7889 , H01L29/7926 , H01L27/11551 , H01L27/115 , H01L27/11578
Abstract: 半导体器件被提供。半导体器件包括多个栅极电极。半导体器件包括相邻于多个栅极电极的沟道结构。半导体器件包括在沟道结构和多个栅极电极之间的多个电荷存储段。还提供形成半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN102468283B
公开(公告)日：2016-03-02
申请号：CN201110365462.X
申请日：2011-11-17
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528 , H01L21/8247
CPC classification number: H01L21/76832 , H01L27/11519 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11565 , H01L27/11575 , H01L27/11578 , H01L27/11582
Abstract: 存储器件包括：衬底，在水平方向上延伸；多个绝缘层，在衬底上；以及多个导电图案，至少两个导电图案的每个在相邻的下绝缘层与相邻的上绝缘层之间。多个半导体材料的垂直沟道形成为在垂直方向上延伸穿过多个绝缘层和多个导电图案，栅极绝缘层在导电图案与垂直沟道之间使导电图案与垂直沟道绝缘。该至少两个导电图案具有导电接触区，该至少两个导电图案的导电接触区为台阶构造使得相邻下导电图案的接触区在水平方向上延伸到相邻上导电图案的接触区之外。蚀刻停止层位于导电接触区上，其中蚀刻停止层具有在多个导电图案中的第一个上的第一部分并具有在多个导电图案中的第二个上的第二部分，其中第一部分的厚度大于第二部分的厚度。
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公开(公告)号：CN1127134C
公开(公告)日：2003-11-05
申请号：CN98102739.3
申请日：1998-06-25
Applicant: 三星电子株式会社
IPC: H01L21/82
Abstract: 提出了一种制造半导体存储器件的方法，可以防止半导体的位线氧化。在半导体基片上形成一个器件隔离区，以确定有源区和无源区。在半导体基片的有源区上形成一栅电极。在包括该栅电极的半导体基片上形成一第一层间绝缘层。在第一层间绝缘层上形成一位线，以及在包括该位线的第一层间绝缘层上形成一第二层间绝缘层。根据这种方法，可防止被淀积以形成介电层的氮化硅层的断裂与减薄现象的发生，从而防止位线被氧化。
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公开(公告)号：CN1110081C
公开(公告)日：2003-05-28
申请号：CN98125145.5
申请日：1998-11-26
Applicant: 三星电子株式会社
IPC: H01L21/76
CPC classification number: H01L21/76232 , H01L21/823481
Abstract: 一种在半导体器件内形成沟槽隔离的方法，通过优化退火温度由此除去腐蚀半导体衬底的步骤期间引起的衬底缺陷并释放了应力，增加了沟槽隔离特性，由此提高了器件的成品率和可靠性。
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公开(公告)号：CN1218988A
公开(公告)日：1999-06-09
申请号：CN98125145.5
申请日：1998-11-26
Applicant: 三星电子株式会社
IPC: H01L21/76
CPC classification number: H01L21/76232 , H01L21/823481
Abstract: 一种在半导体器件内形成沟槽隔离的方法,通过优化退火温度由此除去腐蚀半导体衬底的步骤期间引起的衬底缺陷并释放了应力,增加了沟槽隔离特性,由此提高了器件的成品率和可靠性。
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公开(公告)号：CN106169307B
公开(公告)日：2021-03-19
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/04 , G11C16/34 , H01L27/11573 , H01L27/11582 , H01L27/11556 , H01L29/16 , H01L27/11526 , H01L27/1157 , H01L27/11529 , H01L29/04
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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