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公开(公告)号：CN106469736A
公开(公告)日：2017-03-01
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
CPC classification number: H01L27/11582 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L29/167 , H01L27/11551 , H01L27/11514 , H01L27/11578
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN108461499B
公开(公告)日：2024-02-02
申请号：CN201810154276.3
申请日：2018-02-22
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维(3D)半导体存储器件及其操作方法，该3D半导体存储器件包括：电极结构，包括垂直堆叠在基板上并在第一方向上延伸的多个单元电极、以及顺序堆叠在所述多个单元电极上的下部串选择电极和上部串选择电极；第一垂直结构，穿过下部串选择电极和上部串选择电极以及所述多个单元电极；第二垂直结构，与上部串选择电极间隔开并穿过下部串选择电极和所述多个单元电极；以及第一位线，与电极结构相交并在不同于第一方向的第二方向上延伸。第一位线共同地接到第一垂直结构和第二垂直结构。第二垂直结构不延伸穿过上部串选择电极。
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公开(公告)号：CN107359165A
公开(公告)日：2017-11-17
申请号：CN201710320519.1
申请日：2017-05-09
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
CPC classification number: H01L27/11582 , H01L27/0688 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L27/11556
Abstract: 一种垂直存储器件包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。
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公开(公告)号：CN109768048B
公开(公告)日：2024-09-17
申请号：CN201811324447.9
申请日：2018-11-08
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直半导体器件，其可包括第一和第二栅极图案、第一和第二沟道孔及第一和第二半导体图案。第一栅极图案可在包括第一和第二区域的衬底上沿第一方向延伸。第一栅极图案的在第二区域上的部分可包括第一开口。第二栅极图案可在第一栅极图案上垂直堆叠且彼此隔开，每个第二栅极图案可沿第一方向延伸。第一沟道孔可延伸穿过第二和第一栅极图案并在衬底的第一区域上暴露衬底的第一部分。第一半导体图案可位于第一沟道孔的下部处。第二沟道孔可延伸穿过第二栅极图案并在衬底的第二区域上暴露衬底的第二部分，第二沟道孔在俯视图中可设置在第一开口的区域内，第一开口的面积比第二沟道孔的面积大。第二半导体图案可位于第二沟道孔的下部处。
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公开(公告)号：CN107359165B
公开(公告)日：2023-05-12
申请号：CN201710320519.1
申请日：2017-05-09
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器件包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。
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Patent Agency Ranking
公开(公告)号：CN108461499A
公开(公告)日：2018-08-28
申请号：CN201810154276.3
申请日：2018-02-22
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 本发明提供一种三维(3D)半导体存储器件及其操作方法，该3D半导体存储器件包括：电极结构，包括垂直堆叠在基板上并在第一方向上延伸的多个单元电极、以及顺序堆叠在所述多个单元电极上的下部串选择电极和上部串选择电极；第一垂直结构，穿过下部串选择电极和上部串选择电极以及所述多个单元电极；第二垂直结构，与上部串选择电极间隔开并穿过下部串选择电极和所述多个单元电极；以及第一位线，与电极结构相交并在不同于第一方向的第二方向上延伸。第一位线共同地接到第一垂直结构和第二垂直结构。第二垂直结构不延伸穿过上部串选择电极。
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公开(公告)号：CN106469736B
公开(公告)日：2021-07-13
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN110400807A
公开(公告)日：2019-11-01
申请号：CN201910332354.9
申请日：2019-04-24
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11575 , H01L27/1157 , H01L27/11556 , H01L27/11548 , H01L27/11524
Abstract: 本发明提供了一种三维半导体存储器件，包括设置在下绝缘层上的水平半导体层。所述水平半导体层包括单元阵列区域和连接区域。设置有包括电极的电极结构。所述电极堆叠在所述水平半导体层上。所述电极在所述连接区域上具有阶梯结构。多个第一垂直结构设置在所述单元阵列区域上以穿透所述电极结构。多个第二垂直结构设置在所述连接区域上以穿透所述电极结构和所述水平半导体层。所述第二垂直结构的底表面位于低于所述水平半导体层的底表面的水平高度处。
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公开(公告)号：CN110400807B
公开(公告)日：2024-07-23
申请号：CN201910332354.9
申请日：2019-04-24
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种三维半导体存储器件，包括设置在下绝缘层上的水平半导体层。所述水平半导体层包括单元阵列区域和连接区域。设置有包括电极的电极结构。所述电极堆叠在所述水平半导体层上。所述电极在所述连接区域上具有阶梯结构。多个第一垂直结构设置在所述单元阵列区域上以穿透所述电极结构。多个第二垂直结构设置在所述连接区域上以穿透所述电极结构和所述水平半导体层。所述第二垂直结构的底表面位于低于所述水平半导体层的底表面的水平高度处。
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公开(公告)号：CN109768048A
公开(公告)日：2019-05-17
申请号：CN201811324447.9
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: H01L27/11556
Abstract: 提供了一种垂直半导体器件，其可包括第一和第二栅极图案、第一和第二沟道孔及第一和第二半导体图案。第一栅极图案可在包括第一和第二区域的衬底上沿第一方向延伸。第一栅极图案的在第二区域上的部分可包括第一开口。第二栅极图案可在第一栅极图案上垂直堆叠且彼此隔开，每个第二栅极图案可沿第一方向延伸。第一沟道孔可延伸穿过第二和第一栅极图案并在衬底的第一区域上暴露衬底的第一部分。第一半导体图案可位于第一沟道孔的下部处。第二沟道孔可延伸穿过第二栅极图案并在衬底的第二区域上暴露衬底的第二部分，第二沟道孔在俯视图中可设置在第一开口的区域内，第一开口的面积比第二沟道孔的面积大。第二半导体图案可位于第二沟道孔的下部处。
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