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公开(公告)号：CN106469736A
公开(公告)日：2017-03-01
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
CPC classification number: H01L27/11582 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L29/167 , H01L27/11551 , H01L27/11514 , H01L27/11578
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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Patent Agency Ranking
公开(公告)号：CN106469736B
公开(公告)日：2021-07-13
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN105244351B
公开(公告)日：2019-11-26
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L29/10 , H01L27/1157 , H01L29/792
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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公开(公告)号：CN106169307A
公开(公告)日：2016-11-30
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/34 , H01L27/115
CPC classification number: H01L27/11524 , G11C16/0483 , G11C16/10 , G11C16/3459 , H01L27/11526 , H01L27/11529 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L29/04 , H01L29/16 , G11C16/3404 , H01L27/11551
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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公开(公告)号：CN106169307B
公开(公告)日：2021-03-19
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/04 , G11C16/34 , H01L27/11573 , H01L27/11582 , H01L27/11556 , H01L29/16 , H01L27/11526 , H01L27/1157 , H01L27/11529 , H01L29/04
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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公开(公告)号：CN105244351A
公开(公告)日：2016-01-13
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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