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公开(公告)号：CN114664838A
公开(公告)日：2022-06-24
申请号：CN202111210134.2
申请日：2021-10-18
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , G11C11/00 , G11C16/04
Abstract: 一种垂直型非易失性存储器件，具有对垂直沟道层的不对准的敏感性增强的多叠层结构。所述非易失性存储器件包括：(i)主芯片区，所述主芯片区包括单元区和被布置为具有台阶结构的延伸区，所述单元区和所述延伸区以多叠层结构形成，以及(ii)外芯片区，所述外芯片区围绕所述主芯片区并在其中包括台阶键。所述主芯片区包括位于衬底上的第一层和位于所述第一层上的第二层。在所述第一层中布置有下垂直沟道层。所述台阶键包括对准垂直沟道层，并且所述对准垂直沟道层的顶表面低于所述下垂直沟道层的顶表面。
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公开(公告)号：CN113097219A
公开(公告)日：2021-07-09
申请号：CN202011584455.4
申请日：2020-12-28
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11578 , H01L27/11573
Abstract: 公开了一种半导体器件，其中单元阵列区域和扩展区域沿第一方向布置，并且其中接触区域和贯通区域沿第一方向交替地布置在扩展区域中，包括：模制结构，包括交替地堆叠在第一衬底上的多个第一绝缘图案和多个栅电极；沟道结构，穿透单元阵列区域中的模制结构以与多个栅电极相交；相应的栅极触点，在接触区域中的模制结构上，并连接到栅电极中的每一个；以及多个第二绝缘图案，第二绝缘图案与第一绝缘图案交替地堆叠在贯通区域中的模制结构中，多个第二绝缘图案包括与多个第一绝缘图案不同的材料。
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公开(公告)号：CN112133703A
公开(公告)日：2020-12-25
申请号：CN202010572363.8
申请日：2020-06-22
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；围绕沟道结构的多个第一栅电极；以及围绕沟道结构的多个第二栅电极。在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极，该第一栅电极和该第二栅电极沿第一方向彼此间隔开。
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公开(公告)号：CN105244351B
公开(公告)日：2019-11-26
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L29/10 , H01L27/1157 , H01L29/792
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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公开(公告)号：CN110391248A
公开(公告)日：2019-10-29
申请号：CN201910085568.0
申请日：2019-01-29
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 公开了一种垂直存储器装置及其制造方法。该垂直存储器装置包括位于基底上的栅电极、延伸穿过栅电极的沟道以及延伸穿过栅电极的接触塞。栅电极在基本垂直于基底的上表面的第一方向上堆叠，并且布置为具有阶梯形状，该阶梯形状包括其的在基本平行于上表面的第二方向上的延伸长度从最下面的水平朝向最上面的水平逐渐减小的台阶。在每个栅电极的沿第二方向的端部处的垫具有比所述每个栅电极的其它部分的厚度大的厚度。沟道在第一方向上延伸。接触塞在第一方向上延伸。接触塞接触栅电极之中的第一栅电极的垫以电连接到第一栅电极，并且与栅电极之中的第二栅电极电绝缘。
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Patent Agency Ranking
公开(公告)号：CN110021607B
公开(公告)日：2024-05-31
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
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公开(公告)号：CN113540107A
公开(公告)日：2021-10-22
申请号：CN202110435986.5
申请日：2021-04-22
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11573
Abstract: 一种非易失性存储器件包括：衬底，包括单元阵列区域；第一栅电极，包括在衬底的单元阵列区域上的开口；多个第二栅电极，堆叠在第一栅电极上方并包括凸起部分，凸起部分具有朝向衬底延伸的向外弯曲；以及字线切割区域，切割开口和凸起部分。
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公开(公告)号：CN113809092A
公开(公告)日：2021-12-17
申请号：CN202110654337.4
申请日：2021-06-11
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 提供了存储器装置和包括存储器装置的存储系统。所述存储器装置包括：下结构；堆叠结构，位于下结构上，堆叠结构包括沿竖直方向交替地堆叠的水平层和层间绝缘层，并且水平层中的每个包括栅电极；垂直结构，沿竖直方向穿透堆叠结构，垂直结构具有核心区、位于核心区上的具有垫金属图案的垫图案、介电结构以及位于介电结构与核心区之间的沟道层，介电结构包括面对核心区的侧表面的第一部分、面对垫金属图案的侧表面的至少一部分的第二部分以及数据存储层；接触结构，位于垂直结构上；以及导电线，位于接触结构上。
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公开(公告)号：CN113764428A
公开(公告)日：2021-12-07
申请号：CN202110593717.1
申请日：2021-05-28
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 公开了一种包括竖直存储器装置的集成电路装置。该集成电路装置包括：衬底，其具有单元区、外围电路区和位于单元区与外围电路区之间的互连区；第一单元堆叠结构和位于第一单元堆叠结构上的第二单元堆叠结构，第一单元堆叠结构和第二单元堆叠结构均包括交替地堆叠在衬底上的多个绝缘层和多个字线结构；以及虚设堆叠结构，其位于与第二单元堆叠结构相同的竖直高度处，并且包括交替地堆叠在外围电路区中的多个虚设绝缘层和多个虚设支承层。
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公开(公告)号：CN110021607A
公开(公告)日：2019-07-16
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
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