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公开(公告)号：CN110838493B
公开(公告)日：2024-12-03
申请号：CN201910757657.5
申请日：2019-08-15
Applicant: 三星电子株式会社
Abstract: 一种竖直存储器器件，包括：具有外围电路结构的衬底；第一栅极图案，具有从衬底竖直地堆叠的第一栅极焊盘区域；竖直沟道结构，穿透第一栅极图案；第一栅极接触结构，每个第一栅极接触结构竖直地延伸到对应第一栅极焊盘区域；模制图案，从所述衬底彼此竖直地堆叠，其中，每个所述模制图案被定位在距所述衬底的与对应栅极图案相同的高度处；外围接触结构，穿透所述模制图案以连接到所述外围电路结构；第一块分离结构，设置在所述第一栅极接触结构与所述外围接触结构之间；以及第一外围电路连接布线，跨所述第一块分离结构而延伸，以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述外围接触结构中的一个外围接触结构。
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公开(公告)号：CN110634874A
公开(公告)日：2019-12-31
申请号：CN201910525108.5
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底；电极结构，包括顺序地堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。公共源极图案具有比源极结构低的电阻率，并且通过源极结构连接到垂直半导体图案。
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公开(公告)号：CN110391174A
公开(公告)日：2019-10-29
申请号：CN201910130971.0
申请日：2019-02-20
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/768 , H01L29/06
Abstract: 一种制造半导体器件的方法包括在衬底上形成基底层。在基底层上形成结构层。该结构层包括至少一个材料层。在基底层上形成结构图案。结构图案包括在第一方向上延伸的第一沟槽和在垂直于第一方向的第二方向上延伸并具有交叉部分的第二沟槽。第二沟槽连接到第一沟槽。该结构图案还包括基底图案，该基底图案具有在第二沟槽的交叉部分处从基底层的表面向下凹陷的凹陷部分。
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公开(公告)号：CN117881188A
公开(公告)日：2024-04-12
申请号：CN202311259649.0
申请日：2023-09-27
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件和包括其的电子系统。所述半导体存储器件包括：基板；模制结构，位于所述基板上；多个沟道结构，在所述模制结构中延伸；源极层和源极牺牲层，位于所述基板与所述模制结构之间，其中，所述源极牺牲层与所述源极层间隔开；以及源极支撑层，位于所述源极层和所述源极牺牲层上，其中，所述源极支撑层位于所述源极层与所述源极牺牲层之间，其中，所述源极支撑层的上表面包括与所述基板平行地延伸的第一部分和第二部分、以及连接所述第一部分和所述第二部分的第三部分，其中，从所述源极层的上表面到所述第一部分的垂直距离小于从所述基板的上表面到所述第二部分的垂直距离。
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公开(公告)号：CN110391174B
公开(公告)日：2024-02-13
申请号：CN201910130971.0
申请日：2019-02-20
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/768 , H01L29/06
Abstract: 一种制造半导体器件的方法包括在衬底上形成基底层。在基底层上形成结构层。该结构层包括至少一个材料层。在基底层上形成结构图案。结构图案包括在第一方向上延伸的第一沟槽和在垂直于第一方向的第二方向上延伸并具有交叉部分的第二沟槽。第二沟槽连接到第一沟槽。该结构图案还包括基底图案，该基底图案具有在第二沟槽的交叉部分处从基底层的表面向下凹陷的凹陷部分。
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Patent Agency Ranking
公开(公告)号：CN111009528B
公开(公告)日：2024-02-02
申请号：CN201910949878.2
申请日：2019-10-08
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 公开了一种三维半导体存储器装置，所述三维半导体存储器装置包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第一堆叠结构至第四堆叠结构，它们在第二衬底上在第一方向上间隔开；第一支承连接件和第二支承连接件，它们在第二堆叠结构与第三堆叠结构之间；第三支承连接件和第四支承连接件，它们在第三堆叠结构与第四堆叠结构之间；以及穿通电介质图案，其穿过第一堆叠结构和第二衬底。第一支承连接件与第二支承连接件之间的第一距离与第三支承连接件与第四支承连接件之间的第二距离不同。
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公开(公告)号：CN112652631A
公开(公告)日：2021-04-13
申请号：CN202010805205.2
申请日：2020-08-12
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种非易失性存储器装置。所述非易失性存储器装置包括：基底；第一模制结构，设置在基底上并且包括多个第一栅电极；第二模制结构，设置在第一模制结构上并且包括多个第二栅电极；以及多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉，其中，第一模制结构包括彼此间隔开的第一堆叠件和第二堆叠件，并且第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的第一连接部。
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公开(公告)号：CN112117277A
公开(公告)日：2020-12-22
申请号：CN202010391986.5
申请日：2020-05-11
Applicant: 三星电子株式会社
Inventor： 林根元
IPC: H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L27/1157
Abstract: 提供了一种具有堆叠结构的半导体装置。所述半导体装置包括：基底，具有单元阵列区和垫区；堆叠结构，包括交替地堆叠在基底上并且在垫区中具有阶梯形状的栅电极和成型绝缘层；第一分离区，在垫区中穿透堆叠结构，在第一方向上延伸，并且包括第一虚设绝缘层和第二虚设绝缘层，第一虚设绝缘层覆盖第一分离区的侧壁并且包括覆盖栅电极的部分的水平部分，并且第二虚设绝缘层设置在第一虚设绝缘层之间；延伸部分，在垂直于第一方向的第二方向上从第一虚设绝缘层朝向成型绝缘层延伸；第二分离区，划分堆叠结构并且在第一方向上延伸；以及单元接触插塞，穿透水平部分并且连接到栅电极。
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