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公开(公告)号：CN119835945A
公开(公告)日：2025-04-15
申请号：CN202410943565.7
申请日：2024-07-15
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体存储器件。示例半导体存储器件包括：单元区域；以及外围电路区域，与单元区域电连接。单元区域包括：多个栅电极，彼此间隔开，并且在竖直方向上堆叠；以及沟道结构，沿竖直方向延伸穿过多个栅电极。外围电路区域包括：衬底；第一元件隔离结构；第一栅极结构，在第一有源区域上；第二元件隔离结构；第二栅极结构，在第二有源区域上；第三元件隔离结构；以及第三栅极结构，在第三有源区域上。第三元件隔离结构包括第一元件隔离图案和第二元件隔离图案。第一元件隔离图案和第二元件隔离图案包括彼此不同的材料。
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公开(公告)号：CN113053902B
公开(公告)日：2025-04-08
申请号：CN202110177332.7
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种快闪记忆体装置、其形成方法和快闪记忆体单元阵列，快闪记忆体装置包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并由浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并从浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。浮动栅极电极可在基板半导体层的第一开口中形成，并且抹除栅极电极可在基板半导体层的第二开口中形成。快闪记忆体装置的多个示例可配置成快闪记忆体单元的二维阵列。
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公开(公告)号：CN115004377B
公开(公告)日：2025-03-07
申请号：CN202280001934.X
申请日：2022-05-06
Applicant: 长江先进存储产业创新中心有限责任公司
Abstract: 在某些方面中，一种存储器器件包括存储器单元阵列和耦接到存储器单元阵列的多个外围电路。外围电路包括第一外围电路，第一外围电路包括凹槽式沟道晶体管。凹槽式沟道晶体管包括：具有凹槽的阱；凹槽栅极结构，突出到阱的凹槽中并且包括栅极电介质以及栅极电介质上的栅极电极；在栅极电极的侧壁上的间隔体结构；以及由间隔体结构间隔开的源极和漏极。源极和漏极的顶表面从间隔体结构的底表面升高。
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公开(公告)号：CN119562518A
公开(公告)日：2025-03-04
申请号：CN202411198838.6
申请日：2024-08-29
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器件。该半导体存储器件包括单元结构和电连接到单元结构的外围电路结构。单元结构包括在垂直方向上堆叠并在垂直方向上彼此隔开的多个栅电极、在垂直方向上穿透所述多个栅电极的沟道结构、以及连接到沟道结构的位线。外围电路结构包括有源区、在有源区上的栅极结构、与有源区交叉的栅极结构、在栅极结构的至少一侧并在有源区中的源极/漏极区、覆盖栅极结构的绝缘间隔物、在绝缘间隔物的侧壁上并电连接到源极/漏极区的导电间隔物、以及电连接到导电间隔物的接触。绝缘间隔物的最顶部表面的至少一部分与导电间隔物的最顶部表面的至少一部分共面。
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公开(公告)号：CN119545802A
公开(公告)日：2025-02-28
申请号：CN202410858500.2
申请日：2024-06-28
Applicant: 铠侠股份有限公司
IPC: H10B43/27 , H10B43/35 , H10B43/40 , H10B43/10 , H10B43/50 , H10B41/27 , H10B41/35 , H10B41/41 , H10B41/10 , H10B41/50
Abstract: 本发明提供抑制可靠性降低的半导体存储装置。装置具备：半导体衬底，包含在元件区域沿第1方向依序相互离开排列的分别为源极区域或漏极区域的第1区域、第2区域及第3区域；第1导电体层，有第1开口部；第2导电体层，有第2开口部，在第1方向与第1导电体层离开排列；第1接点，连接第1区域，通过第1开口部；第2接点，连接第3区域，通过第2开口部；及第3导电体层及第4导电体层，设置在第1导电体层与第2导电体层间，在第1方向依序相互离开排列；第3导电体层与第1导电体层离开配置；第4导电体层与第2导电体层离开配置；第1导电体层及第1接点互连以成为大致相同电位；第2导电体层及第2接点互连以成为大致相同电位。
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Patent Agency Ranking
公开(公告)号：CN113948522B
公开(公告)日：2025-02-07
申请号：CN202111058811.3
申请日：2021-09-08
Applicant: 上海华力集成电路制造有限公司
Abstract: 本发明提供一种闪存器件的制造方法，包括：提供一衬底，所述衬底上形成有氧化硅层和多晶硅层，所述氧化硅层两侧形成有字线，所述字线的上表面低于所述多晶硅层的下表面；涂覆阻挡层；回刻部分厚度的所述阻挡层；涂覆抗反射层和光刻胶层；对该光刻胶层进行曝光、显影；刻蚀所述多晶硅层以得到擦除栅；以及去除多余的所述光刻胶层、所述抗反射层和所述阻挡层。本发明采用阻挡层和光刻胶层的双重涂覆工艺，利用所述阻挡层在刻蚀去除多余的多晶硅层以得到所述擦除栅的过程中保护所述字线，避免所述氧化硅层两侧的字线被误刻蚀的情况，从而保证了字线的正常工作。
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公开(公告)号：CN113129940B
公开(公告)日：2025-02-07
申请号：CN201911393976.9
申请日：2019-12-30
Applicant: 兆易创新科技集团股份有限公司
Abstract: 本发明实施例公开了一种闪存及其制造方法，闪存包括：多个闪存单元、多个位线单元和多条字线，闪存单元具有第一源漏区、第二源漏区和控制栅；一条字线与一行闪存单元中每个闪存单元的控制栅分别电连接，一列闪存单元与一个位线单元电连接，一个位线单元包括一条第一位线和一条第二位线；一列闪存单元，奇数位闪存单元的第一源漏区和偶数位闪存单元的第一源漏区均共同连接至对应位线单元的第一位线，奇数位闪存单元的第二源漏区和偶数位闪存单元的第二源漏区均共同连接至对应位线单元的第二位线，其中，一列闪存单元的第一源漏区注入形成第一位线，一列闪存单元的第二源漏区注入形成第二位线。本发明实施例中，缩小了闪存的面积。
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公开(公告)号：CN119342836A
公开(公告)日：2025-01-21
申请号：CN202410970238.0
申请日：2024-07-19
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10N97/00
Abstract: 提供了半导体装置和包括其的数据存储系统。所述半导体装置可以包括第一半导体结构，第一半导体结构包括基底、位于基底中的有源区域、限定有源区域的器件隔离区域以及位于器件隔离区域上并与器件隔离区域竖直地叠置的电容器结构。电容器结构可以包括第一电极结构、第二电极结构和第一绝缘结构，第一电极结构在第一方向上延伸并包括在第一方向上堆叠的第一电容器电极，第二电极结构包括在第一方向上堆叠的第二电容器电极，第一绝缘结构位于第一电极结构与第二电极结构之间。第一电容器电极和第二电容器电极在与基底的上表面平行的第二方向上交替地布置且彼此间隔开，在与第一方向和第二方向垂直的第三方向上延伸，并且均具有板形状。
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公开(公告)号：CN119314931A
公开(公告)日：2025-01-14
申请号：CN202310862615.4
申请日：2023-07-13
Applicant: 长江存储科技有限责任公司
Abstract: 本公开提供了一种承载结构及其制备方法、三维存储器的制备方法，涉及半导体芯片技术领域，旨在解决用于制作半导体结构的载体无法重复使用的问题。承载结构包括：衬底和绝缘支撑层。绝缘支撑层位于衬底的一侧，绝缘支撑层包括基层、多个支撑结构和位于多个支撑结构之间的连通凹槽，多个支撑结构位于基层背离衬底的一侧。承载结构可以在制作三维存储器时用于支撑半导体结构。
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公开(公告)号：CN119212389A
公开(公告)日：2024-12-27
申请号：CN202310708690.5
申请日：2023-06-14
Applicant: 长鑫存储技术有限公司
Inventor： 郭帅
Abstract: 本公开实施例涉及一种半导体结构及其制备方法。该方法包括：提供第一基底，并于第一基底的第一表面形成第一存储结构；提供第二基底，并于第二基底的第一表面形成第一控制结构；将第一基底键合于第二基底的第一表面侧，键合后，第一控制结构与第一存储结构电连接；于第二基底的第二表面形成第二控制结构，第二基底的第二表面为第二基底的第一表面的相对面；提供第三基底，并于第三基底的第一表面形成第二存储结构；将第三基底键合于第二基底的第二表面侧，键合后，第二存储结构和第二控制结构电连接。实现了一个相对设置的两个表面上均形成有控制结构的基底同时控制两个表面形成存储结构的基底的方式，提高了半导体结构的存储密度。
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